Tomaž Dogša Uvod v integrirana vezja Maribor, november 2022 Uvod v integrirana vezja Avtor Tomaž Dogša November 2022 Naslov Uvod v integrirana vezja Title Introduction to Integrated Circuits Avtor Tomaž Dogša Author (Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko) Recenzija Anton Pleteršek Review (Univerza v Ljubljani, Fakulteta za elektrotehniko) Mitja Solar (Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko) Lektoriranje Jožica Rapac Language editing Tehnična urednika Tomaž Dogša Technical editors (Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko) Jan Perša (Univerza v Mariboru, Univerzitetna založba) Oblikovanje ovitka Tomaž Dogša Cover designer (Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko) Grafične priloge Dogša, 2022 Grafika na ovitku Tomaž Dogša, 2022 Graphic material Cover graphics Založnik Univerza v Mariboru, Univerzitetna založba Published by Slomškov trg 15, 2000 Maribor, Slovenija https://press.um.si, zalozba@um.si Izdajatelj Univerza v Mariboru Issued by Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko Koroška cesta 460, 2000 Maribor, Slovenija https://www.feri.um.si, feri@um.si Izdaja Izdano Prva izdaja Maribor, november 2022 Edition Published at Vrsta publikacije E-knjiga Publication type Dostopno na https://press.um.si/index.php/ump/catalog/book/707 Available at © Univerza v Mariboru, Univerzitetna založba CIP - Kataložni zapis o publikaciji Univerzitetna knjižnica Maribor Besedilo © Dogša 2022 621.3.049.77(075.8)(0.034.2) To delo je objavljeno pod licenco Creative Commons Priznanje avtorstva 4.0 Mednarodna. / This work is licensed under the Creative Commons DOGŠA, Tomaž Attribution 4.0 International License. Uvod v integrirana vezja [Elektronski vir] / Tomaž Dogša. - Uporabnikom je dovoljeno tako nekomercialno kot tudi komercialno 1. izd. - E-učno gradivo. - reproduciranje, distribuiranje, dajanje v najem, javna priobčitev in Maribor : Univerza v Mariboru, predelava avtorskega dela, pod pogojem, da navedejo avtorja izvirnega Univerzitetna založba, 2022 dela. Način dostopa (URL):https:// press.um.si/index.php/ump/catalog/ Vsa gradiva tretjih oseb v tej knjigi so objavljena pod licenco Creative book/707 Commons, razen če to ni navedeno drugače. Če želite ponovno uporabiti ISBN 978-961-286-631-0 gradivo tretjih oseb, ki ni zajeto v licenci Creative Commons, boste doi: 10.18690/um.feri.9.2022 morali pridobiti dovoljenje neposredno od imetnika avtorskih pravic. COBISS.SI-ID 128660739 https://creativecommons.org/licenses/by/4.0/ ISBN 978-961-286-631-0 (pdf) DOI https://doi.org/10.18690/um.feri.9.2022 Cena prof. dr. Zdravko Kačič, Brezplačni izvod Odgovorna oseba založnika Price For publisher rektor Univerze v Mariboru Citiranje Dogša, T. (2022). Uvod v integrirana vezja. Maribor: Univerzitetna založba. doi: 10.18690/um.feri.9.2022 Attribution Učbeniki bi morali biti vabljivi; takšni pa bodo le, če bodo ponujali najvedrejšo, najdostopnejšo plat znanja in znanosti. Johann W. von Goethe KAZALO PREDGOVOR .................................................................................................................................. 9 1. UVOD ......................................................................................................................................... 11 1.1. Osnovni pojmi in klasifikacija ...................................................................................... 12 1.3. Tehnologija monolitnih integriranih vezij .................................................................... 17 2. MOS TRANZISTOR ................................................................................................................. 21 2.1. Notacija - simboli ......................................................................................................... 21 2.2. Struktura MOS tranzistorja ........................................................................................... 22 2.3. Parazitni MOS tranzistor .............................................................................................. 24 2.4. Tehnologija CMOS vezij .............................................................................................. 24 2.4.1. CMOS proces z N-otoki ................................................................................. 29 2.4.2. CV meritev ..................................................................................................... 33 2.5. Načrtovanje geometrijske strukture .............................................................................. 34 2.5.1. Prikazovanje geometrijskih struktur ............................................................... 34 2.5.2. Delno združevanje elementov ......................................................................... 37 2.5.3. Prestrukturiranje tranzistorjev ........................................................................ 38 2.6. SCNA tehnologija ......................................................................................................... 39 2.7. Osnovna načrtovalska pravila ....................................................................................... 40 2.7.1. Risanje MOS tranzistorja ................................................................................ 42 2.7.2. Osnovni napotki za načrtovanje geometrijskih struktur ................................. 44 2.7.3. Ekstraktor........................................................................................................ 45 2.8. Statične karakteristike MOS tranzistorja ...................................................................... 47 2.8.1. MOS tranzistorji z induciranim kanalom ....................................................... 48 2.8.2. g parametri MOS tranzistorja ......................................................................... 55 2.8.3. MOS tranzistorji z vgrajenim kanalom ........................................................... 56 2.8.4. Pragovna napetost ........................................................................................... 57 2.8.5. Parazitni elementi MOS tranzistorja ............................................................... 59 2.8.6. Simulacijski modeli ........................................................................................ 60 2.9. Drugi primitivni elementi ............................................................................................. 63 2.9.1. Upor ................................................................................................................ 63 2.9.2. Kondenzator ................................................................................................... 78 2.9.3. Bipolarni tranzistor ......................................................................................... 80 2.9.4. Dioda .............................................................................................................. 81 2.9.5. Razpoložljivi elementarni gradniki – tehnologija CMOS n-otok .............................................................. 82 2.10. Tiristorski pojav v CMOS vezjih ................................................................................. 83 2.11. Vprašanja in naloge .................................................................................................... 88 3. NAČRTOVANJE PREPROSTIH LOGIČNIH GRADNIKOV ............................................ 95 3.1. Koncept statičnih logičnih vezij ................................................................................... 95 3.2. Primitivni MOS logični gradniki ................................................................................ 102 3.2.1. Invertor ........................................................................................................... 102 3.2.2. NAND in NOR vrata ...................................................................................... 108 3.2.3. Splošno decizijsko vezje ................................................................................. 111 3.3. Primitivni CMOS logični gradniki ............................................................................... 113 3.3.1. MOS stikalo .................................................................................................... 113 3.3.2. CMOS invertor ............................................................................................... 119 3.3.3. Dinamične lastnosti CMOS invertorja ............................................................ 128 3.3.4. Splošno CMOS decizijsko vezje .................................................................... 129 3.4. Dinamična MOS vezja .................................................................................................. 131 3.5. Vprašanja in naloge ..................................................................................................... 133 4. NAČRTOVANJE ANALOGNIH VEZIJ ................................................................................ 137 4.1. Primitivni analogni sklopi............................................................................................. 138 4.1.1. Delilniki napetosti ........................................................................................ 138 4.1.2. Tokovni generatorji, tokovna zrcala, tokovni ojačevalniki .......................... 143 4.1.3. Enostopenjski ojačevalniki .......................................................................... 150 4.1.4. Enostopenjski ojačevalnik z nelinearnim MOS uporom .............................. 153 4.1.5. Ojačevalnik s tokovnim bremenom ............................................................. 154 4.1.6. CMOS enostopenjski ojačevalnik ................................................................ 156 4.1.7. Kaskodni ojačevalnik ................................................................................... 160 4.1.8. CMOS diferenčni napetostni ojačevalnik .................................................... 161 4.1.9. Transkonduktančni ojačevalnik ................................................................... 167 4.1.10. Izhodne stopnje ............................................................................................. 167 4.1.11. Frekvenčna kompenzacija ojačevalnika ....................................................... 172 4.1.12. Napetostni referenčni viri ............................................................................. 173 4.2. Dvostopenjski CMOS komparator ............................................................................... 177 4.2.1. Napetostno ojačenje ....................................................................................... 178 4.2.2. Izkrmiljenje na izhodu ................................................................................... 179 4.2.3. Zakasnitev ...................................................................................................... 180 4.2.4. Razmerja tokov .............................................................................................. 182 4.3. Projektiranje komparatorja ........................................................................................... 183 4.4. Vprašanja in naloge ...................................................................................................... 189 5. BIPOLARNA INTEGRIRANA VEZJA ................................................................................. 193 5.1. Bipolarna tehnologija ................................................................................................... 193 5.2. Model bipolarnega tranzistorja ..................................................................................... 197 5.3. Nekateri bipolarni gradniki ........................................................................................... 199 5.3.1. Tokovna zrcala ............................................................................................... 199 5.3.2. Transkonduktančni ojačevalnik ..................................................................... 202 5.3.3. ECL družina ................................................................................................... 204 5.4. Vprašanja in naloge ...................................................................................................... 207 6. NAČRTOVALSKI PRISTOPI ................................................................................................. 209 6.1. Primerjava med kupljenimi in načrtovanimi gradniki .................................................. 210 6.2. Načrtovanje namenskih (ASIC) vezij ........................................................................... 212 6.2.1. Koncept sinteze .............................................................................................. 214 6.2.2. Avtomatska sinteza ........................................................................................ 217 6.2.3. Taksonomija ASIC vezij – načrtovalski pristopi ........................................... 218 6.3. Kompletno načrtovana integrirana vezja po meri ......................................................... 219 6.4. Delno načrtovana integrirana vezja po meri ................................................................. 220 6.3.1. Neprogramabilne mreže ................................................................................. 222 6.3.2. Množica vrat (Sea of gates) ........................................................................... 225 6.3.3. Makro celice .................................................................................................. 225 6.3.4. Načrtovanje s (standardnimi) celicami .......................................................... 226 6.3.5. Programabilne mreže ..................................................................................... 230 6.5. Primerjava med načrtovalskimi pristopi ....................................................................... 231 6.6. Vprašanja in naloge ...................................................................................................... 234 7. IZBRANA POGLAVJA ............................................................................................................ 235 7.1. BiCMOS ....................................................................................................................... 235 7.2. SC vezja ........................................................................................................................ 237 7.3. GaAs vezja .................................................................................................................... 240 7.4. Hibridna integrirana vezja ............................................................................................ 243 7.5. Močnostna mikroelektronska vezja .............................................................................. 244 7.6. MEMS .......................................................................................................................... 248 7.7. 3D MOS - FinFET ........................................................................................................ 249 7.8. Bodoči trendi ................................................................................................................ 250 8. LITERATURA ........................................................................................................................... 255 DODATEK........................................................................................................................................ 257 A. Nekatere pomembne konstante ..................................................................................... 257 B. Decimalni večkratniki enot ........................................................................................... 257 C. Nekateri pretvorni faktorji .......................................................................................... 257 STVARNO KAZALO ...................................................................................................................... 259 T. Dogša: Uvod v integrirana vezja 9 PREDGOVOR Pri pisanju tega učbenika sem se neprestano spraševal, kaj je pravzaprav tukaj originalnega oziroma mojega, saj nisem naredil ničesar drugega, kot prebral kup knjig in množico člankov, ter nato vso snov povzel in dodal svoje zglede. Ob tej misli sem se v začetku zgrozil - predstavljal sem si namreč, da mora univerzitetni profesor vedno napisati izvirno delo - torej nekaj novega, kar še ni bilo nikjer objavljeno. Ko pa sem malo razmislil, sem ugotovil, da mnogi univerzitetni učbeniki (npr.: za matematiko, fiziko, osnove elektrotehnike itd.) niso po vsebini povsem izvirni. Učbeniki, ki so jih napisali različni avtorji, se med seboj seveda razlikujejo. Razlika je predvsem v izboru in podajanju snovi. Namen učbenika je podati pregled najpomembnejših področij iz mikroelektronike. S tega vidika je tudi ta učbenik originalen - podaja moj pogled na integrirana vezja. Pri pisanju sem imel neprestano pred očmi le en cilj: motivirati študente za načrtovanje integriranih vezij. Mikroelektronika je zelo zahtevna znanost oziroma inženirska disciplina. Tako hitro kot raste število tranzistorjev na čipu, tako hitro se tudi širi kompleksnost znanja, potrebnega za razumevanje celotne mikroelektronike. Glede na število ur, predvidenih za to snov, sem bil zato prisiljen izpustiti mnogo poglavij, ki jih lahko najdemo v podobnih učbenikih. Izbral sem le najnujnejša, ki sem jih še dodatno poenostavil. Načrtovanje integriranih vezij je le ena izmed mnogih dejavnosti v mikroelektroniki. Ker je za inženirja elektronike najbolj pomembna, sem dal poudarek ravno načrtovanju. Le-to ima nekaj posebnosti - zahteva sintezo znanja splošne elektronike, tehnologije in tudi računalništva. Učbenik je namenjen študentom, ki se prvič srečajo z integriranimi vezji in jih zanima elektronika. Pred tem so že poslušali posamezna poglavja iz polprevodniške tehnologije ter poznajo osnovne polprevodniške elemente (dioda, MOS, bipolarni tranzistor). Obvladati morajo tudi osnove elektronike in analize (predvsem simulator SPICE). Znanje, ki ga nudi ta učbenik, naj bi bila dobra osnova za kasnejše predmete s področja načrtovanja VLSI vezij. Učbenik obravnava predvsem načrtovanje osnovnih analognih in digitalnih gradnikov. Izpuščena je vsa obravnava v časovnem oziroma frekvenčnem prostoru, za katero se mi je zdelo, da je za začetnika pretežka. Najbolj kompleksen sklop, ki se podrobno obravnava na koncu, je preprost primerjalnik. Opisani so tudi osnovni načrtovalski pristopi in tehnologije. Za bolj poglobljen študij priporočam naslednje vire: [PLETERŠEK,2006], ALLEN,2002 in [WESTE,2005]. Predavanja dopolnjujejo avditorne in računalniške vaje, pri katerih študenti načrtujejo preprosta integrirana vezja. Nekatera poglavja se končajo z vprašanji in dodatnimi nalogami za utrjevanje snovi. Večina rešitev je v publikaciji: "Tomaž Dogša: Osnove mikroelektronike [Elektronski vir]:zbirka vaj z rešitvami", 2019 , ki je dostopna v Digitalni knjižnici Univerze v Mariboru na naslovu: (http://press.um.si/index.php/ump/catalog/book/444). Na koncu tega učbenika je tudi seznam dodatne literature, ki naj vedoželjne študente popelje globlje v problematiko. Zahvaljujem se tudi recenzentoma, ki sta mi z nasveti in pripombami pomagala pri ustvarjanju učbenika. Včasih se zgodi, da so učbeniki preveč odmaknjeni od konkretnih problemov. V drugi in tretji izdaji sem popravil nekatere napake in razširil nekatera poglavja. Delno sem zamenjal tudi vrstni red ter posodobil nekatere podatke. Tretja izdaja obstaja samo v digitalni oziroma elektronski obliki. Tomaž Dogša 10 T. Dogša: Uvod v integrirana vezja T. Dogša: Uvod v integrirana vezja 11 1. UVOD V uvodnem delu bomo opisali nekatere najpomembnejše pojme, ki jih bomo v nadaljevanju uporabljali. Ker je terminologija na tem področju še zelo mlada in se še ni popolnoma ustalila, bodo imeli nekateri izmed pojmov čez nekaj let verjetno drug pomen. Z navedenimi definicijami nikakor ne želimo vsiljevati novih pojmov in prevodov, ampak ustvariti pogoje za razlago. Prvi pogoj za vsako razpravo so natančno definirani pojmi. Pri izbiri osnovnih pojmov, s katerimi bomo začeli, bomo predpostavljali, da bralec vsaj v grobem pozna:  osnovni postopek izdelave integriranih vezij1,  osnovne polprevodniške strukture (dioda, MOS in bipolarni tranzistor),  preproste elektronske gradnike (upor, kondenzator, tokovni vir, ojačevalnik itd.),  analizo in sintezo preprostih decizijskih logičnih vezij in  analizo ter simulacijo analognih vezij. Slika 1.1: Prvo integrirano vezje, ki ga je izdelal Jack Kilby leta 1958, je vsebovalo tranzistor, tri upore in kondenzator. Dolžina ploščice je približno 1 cm. Intel Pentium 4 Prescott, ki obratuje s frekvenco 3,2GHz, je sestavljen iz 125 milijonov tranzistorjev v 90 nm tehnologiji2. Tipični operacijski ojačevalnik 741 ima okrog 24 tranzistorjev. Za označevanje napetosti oziroma tokov bomo uporabili naslednji sistem: U, I enosmerna napetost oziroma tok, u, i majhna sprememba napetosti (toka) oziroma signal z zelo majhno amplitudo u(t), i(t) časovno odvisna napetost oziroma tok. 1 Podrobni opisi tehnologij so v [FURLAN,1988], [TRONTELJ,1998], [ALLEN,2002]. 2 " Review: Intel Prescott Pentium 4 Processor ", ExtremeTech, str. 7, pridobljeno s https://www.extremetech.com/computing/55632-review-intel-prescott-pentium-4-processor/7?print, dostop 6.8.2022. 12 T. Dogša: Uvod v integrirana vezja 1.1. OSNOVNI POJMI IN KLASIFIKACIJA Mikroelektronika (microelectronics) je tehniška disciplina, ki se ukvarja z načrtovanjem in proizvodnjo miniaturnih elektronskih vezij. tabletka a b Slika 1.2: Integrirana komponenta: (a) zaprto v ohišje, (b) zgornji del je odstranjen. Struktura tabletke je na sliki 1.3. Vir: lasten. Integrirano vezje (integrated circuit) - definicij je mnogo. Največkrat s to besedo poimenujemo električno komponento (slika 1.2), ki jo lahko prispajkamo ali kako drugače pritrdimo na razne podlage (npr. na tiskano vezje). Izbrali bomo naslednjo dokaj splošno definicijo3: integrirano vezje je množica med seboj neločljivo povezanih električnih elementov na skupni podlagi ali v njej (glej sliko 1.4). Pogost sinonim, ki se pojavlja, je mikroelektronsko vezje. Integrirana vezja delimo glede na njihove posebnosti v različne podskupine. Glede na način delovanja jih delimo na analogna, digitalna (ali logična) in kombinirana (ali analogno-digitalna). Ker je integrirana vezja možno izdelati z različnimi tehnologijami, jih lahko tudi s tega vidika razdelimo na skupine, ki jih prikazuje slika 1.8. Delimo jih lahko tudi glede moči, frekvenčnega območja in napetosti. V učbeniku bo poudarek predvsem na nizkonapetostnih analognih ter logičnih vezjih majhne moči. Tabletka4 (chip, die) je majhna pravokotna ploščica iz silicija, na kateri je integrirano vezje (glej zgled na sliki 1.5). Tipične površine so od nekaj mm2 do cm2. Pri hibridnih integriranih vezjih lahko tabletko pritrdijo kar direktno na podlago, v drugih primerih pa jo je treba pritrditi v ohišje, povezati z nogicami in nato ohišje zapreti (glej sliko 1.2). Povezavo omogočajo tanke aluminijaste ali zlate žičke, katerih debelina (tipična debelina 25m) je odvisna od tokovne obremenitve. Pritrjene so na kontaktne površine, ki imajo v primerjavi z dimenzijami večine elementov relativno veliko površino (npr. 100m x 100m). Te kontaktne površine imenujemo tudi kontaktne blazinice. Strukturo tipične tabletke lahko razdelimo na dve področji: na jedro oziroma na notranji del in na zunanji (obrobni) del (glej sliko 1.3). Osnovna funkcija vezja je implementirana v notranjem delu, zunanji (obrobni) del pa je namenjen povezavi notranjosti z zunanjostjo. V tem delu so kontaktne blazinice, razne zaščitne diode in močnostni tranzistorji oziroma ojačevalniki. 3 "IEEE Standard Dictionary of Electrical and Electronics Terms" , The Institute of Electrical and Electronics Engineers, Inc., 1988. 4 Pogost sinonim je tudi čip. T. Dogša: Uvod v integrirana vezja 13 meja med jedrom in obrobnim del jedra delom kontaktna blazinica obrobni del povezovalna žička Slika 1.3: Struktura tabletke - delitev na notranjost (jedro) in obrobni del. Približno mejo prikazuje črtkana črta (glej tudi zgled na sliki 1.5). Vir: lasten. Substrat ali podlaga je ploščica iz polprevodnika ali keramike, na kateri so povezani mikroelektronski gradniki (slika 1.4). Novejše tehnologije uporabljajo za substrat tudi druge izolatorje (npr. kvarc, Al O ). Za izdelavo integriranih elementov in dodatnih potrebnih plasti je 2 3 potrebna relativno majhna globina (tipično približno 6m). Ker bi bila tako tanka tabletka prekrhka, je vezje napravljeno na debelejši podlagi. Druga pomembna naloga substrata je odvajanje odvečne toplote. INTEGRIRANO VEZJE 0,2m - 40m SUBSTRAT 500m - 800 m Slika 1.4: Prečni prerez tabletke (čipa). Vir: lasten. Plast (layer) je homogeni del (npr. p-polprevodnik, kovina, silicijev dioksid itd.) integriranega vezja, katerega debelina je manjša od dolžine oziroma površine. Pri proizvodnji izdelujejo zaporedoma plast za plastjo in z dodatnim vnosom primesi ustvarijo zahtevane strukture. Konkretne vodoravne dimenzije določimo z odprtinami mask. Zahtevnost tehnologije je odvisna med drugim tudi od števila plasti oziroma mask. 14 T. Dogša: Uvod v integrirana vezja Slika 1.5: Operacijski ojačevalnik 741 je sestavljen iz 24 bipolarnih tranzistorjev, 10 uporov in enega kondenzatorja5 Slika 1.6: Primerjava površin med mikroprocesorjem Pentium 4 (112 mm2) in uA741 (približno 4 mm2). Vir: lasten. Monolitno integrirano vezje je vrsta integriranega vezja, ki je v polprevodni podlagi. Hibridno integrirano vezje je vrsta integriranega vezja, ki uporablja različne tehnologije (npr. pasivni del in povezave so napravljene s tankoplastno tehnologijo, aktivne komponente pa z monolitno tehnologijo). Večinoma so napravljena na keramični podlagi. Geometrijska struktura vezja, geometrija (layout). To je struktura integriranega vezja, ki ga opišemo na nivoju mask. Ker so podatki za maske razni pravokotniki, je to v bistvu opis množice pravokotnikov6. Ta pojem je lep primerek nestanovitnosti terminologije na področju mikroelektronike. Nekateri layout prevajajo z geometrijo, čemur seveda matematiki ostro nasprotujejo. Druga prevoda, ki ju pogosto srečamo, sta topološka struktura in fizični opis. Gradnik (building block): je zaključen del vezja, katerega funkcijo zelo dobro poznamo. Gradniki so lahko različne kompleksnosti. Npr. logična vrata in tokovne generatorje lahko uvrstimo v preproste gradnike; množilnike, operacijske ojačevalnike, števce pa v kompleksne. Delitev je zelo relativna in se z razvojem integriranih vezij neprestano spreminja. Operacijski 5 Vir: " Chip Hall of Fame: Fairchild Semiconductor μA741 Op-Amp", IEEE Spectrum, 30.6.2017. 6 V bistvu geometrijska struktura ni omejena samo na pravokotne like. Pravokotni so najbolj znani, saj jih najpogosteje uporabljamo. T. Dogša: Uvod v integrirana vezja 15 ojačevalnik je bil nekoč kompleksni gradnik - danes ga lahko uvrstimo že k osnovnim. Z ustrezno povezavo gradnikov dosežemo zahtevano funkcijo vezja. S G D D G n+ n+ B p B S Slika 1.7: Najpogosteje uporabljen primitivni gradnik je MOS tranzistor. Levo je poenostavljen presek n-kanalnega tranzistorja7 z induciranim kanalom, desno pa njegov simbol. Priključki: G vrata (gate), D ponor (drain), S izvor (source), B okolica kanala (bulk). Vir: lasten. Primitivni gradniki so diode, tranzistorji, upori, kondenzatorji in tuljave. MOS tranzistor je štiripolni polprevodniški element8. Trenutno je eden izmed najpogosteje uporabljenih primitivnih gradnikov (glej sliko 1.7). Celica (cell) je posebna vrsta gradnika, ki ima že načrtovano in v mnogih primerih tudi preskušeno geometrijsko strukturo. Pogosto načrtovalec pozna samo njeno funkcionalnost in položaj priključkov, medtem ko notranjosti celice ne pozna. Celica ima podobno vlogo kot podprogram pri programskih jezikih. Zgledi celic: AND vrata, števec, A/D pretvornik. V kasnejših poglavjih bomo celico podrobneje obravnavali. Klasifikacija integriranih vezij - integrirana vezja razvrščamo v različne skupine in sicer glede:  načina delovanja,  tehnologije,  kompleksnosti (števila tranzistorjev),  napetosti,  moči,  hitrosti. Vsaka skupina ima določene posebnosti, zaradi katerih se tudi razlikujejo pripadajoči načrtovalski pristopi. Podrobneje bomo vezja razčlenili le glede tehnologije, delovanja in kompleksnosti. Ker je največ integriranih vezij proizvedeno s CMOS tehnologijo, je v skripti največji poudarek prav na tej tehnologiji. Glede na način delovanja so integrirana vezja lahko:  digitalna ali logična - npr. pomnilnik, mikroprocesor,  analogna ali linearna9 - npr. operacijski ojačevalnik, 7 Pogosto se uporablja kratica NMOS oziroma PMOS za p-kanalnega. 8 Predpostavljeno je, da se je študent spoznal z delovanjem in strukturo MOS tranzistorja že pri predhodnih predmetih. 16 T. Dogša: Uvod v integrirana vezja  kombinirana (analogno-digitalna) - npr. A/D pretvornik. Delitev glede kompleksnosti se neprestano spreminja, saj se z razvojem tehnologije veča tudi število tranzistorjev. Trenutno obstajajo naslednje skupine:  SSI (Small Scale Integration): 10 - 100 tranzistorjev,  MSI (Medium Scale Integration): 100 - 1000 tranzistorjev,  LSI (Large Scale Integration): 1000 - 10 000 tranzistorjev,  VLSI (Very Large Scale Integration): 10 000 - 109 tranzistorjev,  ULSI (Ultra Large Scale Integration): več kot 109 tranzistorjev. INTEGRIRANA VEZJA (IV) HIBRIDNA MONOLITNA MONOLITNA NA ORGANSKA (substrat ni polprevodnik) (substrat je polprevodnik) IZOLATORJU (organski substrat) (SOI) (substrat je izolator) substrat tanke plasti debele plasti : substrat je GaAs 0,1m - 1m je Si 10m - 50m : : : TANKOPLASTNA DEBELOPLASTNA primarni AKTIVNA PASIVNA aktivni element AKTIVNA PASIVNA bipolarni MOS bipolarni + MOS tranzistor tranzistor tranzistor BIPOLARNA BiCMOS NMOS PMOS CMOS Slika 1.8: Delitev integriranih vezij glede na tehnologijo. Vir: lasten. Glede na namen in predviden obseg tega učbenika bomo obravnavali le CMOS in bipolarno tehnologijo. 9 Mnoga vezja, ki jih najdemo v tej skupini definiciji, linearnosti ne ustrezajo (npr. stabilizirani usmernik). Zato je bolje, da jih imenujemo analogna. T. Dogša: Uvod v integrirana vezja 17 1.3. TEHNOLOGIJA MONOLITNIH INTEGRIRANIH VEZIJ Nižje ležeče faze v razvojnem ciklusu integriranega vezja zahtevajo tudi delno poznavanje tehnološkega procesa izdelave integriranih vezij. Zelo težko je razumeti nekatera načrtovalska pravila, če ne poznamo postopka izdelave tabletke. Zato bomo v tem podpoglavju na kratko opisali osnovne tehnološke korake. Za zgled si bomo izbrali preprosto planarno CMOS tehnologijo s polikristalnimi vrati in eno kovinsko plastjo. Razumevanje te tehnologije bo dobra podlaga za študij sodobnih, bolj kompleksnih tehnologij (npr. BiCMOS, 3D MOS), ki omogočajo tvorbo večjega števila plasti oziroma primitivnih elementov. TAN EK OKSID METAL POLIKRISTALNI Si ZAŠČITNO STEKLO DEBEL OKSID n+ n+ p+ p+ n - p - Slika 1.9: Presek10 CMOS invertorja (CMOS tehnologija s polikristalnimi vrati). Vir: lasten. Na sliki 1.9 je prikazan pr esek tipičnega CMOS gradni kank a a l (CMOS invertor), ki ga bomo podrobneje obravnavali v kasnejših pog S lavjih. Za G zgled smo ga izbrali zato, ker vsebuje tipične plasti, ki jih srečamo v integriranih vezjih. Za zdaj ni bistven osiromašeno področje D pomen posameznih plasti niti princip delovanja. Izpuščene so tudi nekatere podrobnosti, ki v tem trenutku niso pomembne. Osredotočili se bomo predvsem na vlogo tehnologa, ki mora te plasti izdelati. n+ n+ Vidimo, da je narisana struktura sestavljena iz večjega števila plasti, znotraj katerih so p področja z določeno koncentracijo prim p esi. Lastnosti elementa so odvisne od vrste plasti in razporeditve primesi. Plasti lahko razdelimo glede B na vrsto materiala in strukturo kristalov v naslednje skupine: 1. čist monokristalni silicij11, 2. monokristalni silicij s primesmi, 3. polikristalni silicij (poly), 4. silicijev oksid (SiO ) - tanek in debel, 2 5. kovina, npr. aluminij (Al), baker, 6. zaščitno steklo (PSG)12. Primesi so lahko dodane monokristalnemu ali polikristalnemu siliciju. Količino primesi bomo označevali po naslednjem dogovoru: n koncentracija donorskih primesi (npr. fosfor) znaša: 1014 - 1018/cm3 n+ visoka koncentracija donorskih primesi: večja od 1018/cm3 10 Substrat (n-) in p-otok (p-) sta priključena na ustrezno napajalno napetost. Ta podrobnost je na sliki izpuščena. 11 Pri proizvodnji integriranih vezij ga ne uporabljamo. 12 Phosphosilicate glass. 18 T. Dogša: Uvod v integrirana vezja n- šibka koncentracija donorskih primesi: 1010 - 1014/cm3 p koncentracija akceptorskih primesi (npr. bor) znaša: 1014 - 1018/cm3 p+ visoka koncentracija akceptorskih primesi: večja od 1018/cm3 p- šibka koncentracija akceptorskih primesi: manjša od 1010 - 1014/cm3 Ostale materiale oz. področja bomo označevali z besedo oziroma ustrezno formulo (npr. Al za aluminij). Če želimo izdelati določen element v integrirani tehnologiji, moramo poznati dimenzije prej omenjenih področij in ustrezne koncentracije primesi. Pri stiku dveh različnih plasti lahko dobimo omski kontakt, diodo oziroma popolno izolacijo. Tabela 1.1: Različne vrste kontaktov in prehodov med plastmi. Vir: lasten. Prvi kontakt Drugi kontakt Ekvivalenten model n, n+, n- p, p+, p- dioda n, n- kovina dioda oziroma usmerniški kontakt13 n+ kovina omski kontakt p, p+, p- kovina omski kontakt p p+, p- omski prehod n n+, n- omski prehod SiO2 vse možne plasti izolacija Planarna tehnologija Za realizacijo omenjenih plasti in področij je potrebna ustrezna tehnologija. Prva izmed njih je bila planarna tehnologija, s katero je bilo mogoče izdelati bipolarni tranzistor. Sestavljena je iz naslednjih procesnih korakov14: 1. epitaksija (nanos plasti, ki ima monokristalno strukturo in konstantno koncentracijo nosilcev), 2. oksidacija (izdelava tankega in debelega oksida), 3. fotolitografija (selektivno odstranjevanje oksida ali določene plasti), 4. difuzija oziroma ionska implantacija (vnos primesi), 5. metalizacija (nanos kovinske plasti) in 6. nanos zaščitnega stekla. Iz planarne tehnologije se je kasneje razvila cela množica tehnologij15, ki so se usmerile na izdelavo določenega elektronskega elementa (glej razdelitev integriranih vezij na sliki 1.8). Za klasično izdelavo MOS tranzistorja so, razen epitaksije, potrebni enaki procesni koraki. 13 Če je globina n oziroma n- majhna, nastane ohmski kontakt. 14 Konkretnejši koraki so odvisni od tega, ali želimo izdelati MOS ali bipolarno integrirano vezje. 15 Več o tem glej npr. v [ONG,1986], [GRAY,1993],[ALLEN,2002], [WESTE,2005]. T. Dogša: Uvod v integrirana vezja 19 Pogoj za nastanek difuzije je neenakomerna koncentracija primesi in visoka temperatura (800 – 1200 °C), ki omogoča premikanje primesi. Pri difuziji se primesi širijo v vse smeri, torej delno tudi v lateralni smeri (lateralna difuzija). V večini primerov lateralna difuzija ni zaželena, saj zaradi tega nastopa razlika med načrtovano odprtino (D) in dejansko širino (D'). Za oceno približno velja, da je x  y (glej sliko 1.10). Zaradi lateralne difuzije prihaja tudi do krajšanja kanalov, kar lahko celo privede do kratkega stika med ponorjem in izvorom MOS tranzistorja. Če primesi vnesemo z ionsko implantacijo, je kasnejša lateralna difuzija zanemarljivo majhna. y y x n+ n+ p p D D' a b Slika 1.10: Difuzija (a) in ionska implantacija (b). Odprtina maske je v obeh primerih enaka. Ionska implantacija je boljša, saj je lateralna difuzija manjša. Vir: lasten. Pri MOS tranzistorju nastopa zaradi lateralne difuzije prekrivanje dveh prevodnih plasti (polikristal in n+), med katerima je tanka plast izolacije (glej sliko 1.11). To pa je v bistvu kondenzator, ki upočasni delovanje tranzistorja. L G S D n+ n+ p L Leff L D D B Slika 1.11: Dejanska dolžina kanala je za 2L krajša, kot jo je predvidel načrtovalec. D Vir: lasten. LD je odvisna od tehnološkega procesa in je neodvisna od dimenzij tranzistorja16. 16 LD = 0,25μm za 2 μm tehnologijo [UYEMURA,1995], LD = 16 nm za 0,8 μm tehnologijo [ALLEN,2002]. 20 T. Dogša: Uvod v integrirana vezja T. Dogša: Uvod v integrirana vezja 21 2. MOS TRANZISTOR V preteklosti je bil v mikroelektroniki bipolarni tranzistor najvažnejši element, danes ga je izpodrinil MOS tranzistor, ki se odlikuje predvsem zaradi naslednjih lastnosti:  je izredno majhen,  ima simetrično strukturo (ponor in izvor lahko zamenjamo),  ima zelo preprosto strukturo,  je napetostno krmiljen (za krmiljenje ne potrebuje toka)17 in  ni ga treba posebej izolirati. S G D S G D + n n + n+ n+ p - SUBSTRAT p - SUBSTRAT a B b B Slika 2.1: Dejanski (a) in poenostavljen (b) prečni prerez n-kanalnega MOS tranzistorja s polikristalno krmilno elektrodo. Vir: lasten. Ker je večina današnjih integriranih vezij zgrajenih iz MOS tranzistorjev, ga bomo v tem poglavju na kratko opisali. Ker lahko v mnogih knjigah najdemo zelo podrobne opise MOS tranzistorja. (glej npr. WESTE,2005, ALLEN,2002), se bomo v okviru tega predmeta skušali omejiti le na tiste posebnosti in lastnosti, ki so nujno potrebne za osnovno razumevanje in načrtovanje preprostih integriranih vezij. Zanimala nas bo struktura MOS tranzistorja, njegove karakteristike in povezava med dimenzijami ter karakteristikami. 2.1. NOTACIJA - SIMBOLI V literaturi lahko srečamo več različnih simbolov za MOS tranzistor. Integrirani MOS tranzistor je štiripolni element. Kadar je sponka B vezana na ustrezno napajalno napetost, se pogosto zaradi večje preglednosti posebej ne riše. V takih primerih raje uporabimo tropolne simbole saj bodo sheme zaradi tega preglednejše (kolona (b)). Kadar bomo hoteli posebej poudariti, kam je vezan substrat, bomo uporabili simbole, ki so v koloni (a) (glej sliko 2.2). Ker sta pri diskretnih MOS tranzistorjih sponki B in S povezani, ima diskretni MOS tranzistor samo tri priključke. 17 Ker krmilna elektroda tvori parazitni kondenzator, se v bistvu vedno pojavi tokovni sunek, ki ta kondenzator napolni. Pri močnostnih MOS tranzistorjih je to še posebej opazno, saj ima krmilna elektroda veliko površino. 22 T. Dogša: Uvod v integrirana vezja a b c d a b NMOS induciran kanal PMOS NMOS vgrajen kanal PMOS Slika 2.2: Simboli za razne vrste MOS tranzistorjev. Najpogostejši so (a in b), (c in d) se uporabljajo redkeje. Vir: lasten. 2.2. STRUKTURA MOS TRANZISTORJA Pri razlagi fizikalnega delovanja tranzistorja se največkrat prikazuje njegov presek, ki je včasih dopolnjen s perspektivo, kjer se vidi še širina kanala. Na slikah 2.1 in 2.3 je prikazana poenostavljena struktura n-kanalnega MOS tranzistorja. (Poudarjene so predvsem tiste podrobnosti, ki jih bomo pri opisu tranzistorja potrebovali.) Krmilna elektroda, ki leži na tanki (0,01m - 0,08m) plasti izolatorja, je iz polikristalnega silicija. S G D t ox D IDS n+ n+ G U B DS L p UGS B S Slika 2.3: Poenostavljen presek n-kanalnega MOS tranzistorja s polikristalno krmilno elektrodo in pripadajoč simbol. Vir: lasten. Od vseh dimenzij, s katerimi je definiran tranzistor, sta najpomembnejši širina (W) in dolžina (L) vrat (glej sliko 2.4). T. Dogša: Uvod v integrirana vezja 23 IDS p S G D W p p n+ n+ p L Slika 2.4: Tloris MOS tranzistorja s slike 2.3. Smer toka definira priključka D in S. Tam, kjer tok vstopa18, je vedno ponor D. Vir: lasten. Potrebne dimenzije tranzistorjev v načrtu označimo z ulomkom (slika 2.5) ali pa s konkretnimi vrednostmi. W/L 5/1  m m a b c TAN EK OKSID METAL POLIKRISTALNI Si ZAŠČITNO STEKLO Slika 2.5: Trije načini označevanja dimenzij MOS tranzistorjev: splošni (a), z ulomkom (b) in s konkretnimi dimenzijami (c). Vir: lasten. DEBEL OKSID n+ n+ p+ p+ n - Za pravilno delovanje mora biti med p - izvorom (ponorom) in substratom vedno zaporna napetost. Ker okrog kanala in obeh difuzij nastane osiromašeno področje, so vsi MOS tranzistorji, ki ležijo v skupnem substratu, med seboj izolirani. kanal S G osiromašeno področje D n+ n+ p p B Slika 2.6: Če je izpolnjen pogoj US > UB - 0,6 V in UD > UB - 0,6 V, se okrog MOS tranzistorja ustvari osiromašeno področje, ki predstavlja izolativno plast. Vir: lasten. 18 To pravilo velja samo za NMOS. Za PMOS velja obratno. 24 T. Dogša: Uvod v integrirana vezja 2.3. PARAZITNI MOS TRANZISTOR Glej npr. sliko 2.1, kjer je kovinsko povezava od ponora (D) speljana proti desni. Taka povezava, speljana preko debelega oksida, lahko v določenih okoliščinah tvori parazitni MOS tranzistor, ki ima zaradi debelejšega oksida pragovno napetost Ut =12 V … 15 V. Vsaka prevodna plast, pod katero je izolator, nato pa substrat, lahko pri dovolj visoki napetosti ustvari pod sabo prevoden kanal (glej sliko 2.7). Le-ta lahko napravi kratek stik med dvema difuzijskima področjema (na sliki sta označena z A in E). Če oksid z lokalno oksidacijo odebelimo19, povečamo pragovno napetost parazitnega tranzistorja. Ker so sedaj povezave speljane preko debelega oksida20 (FOX), ima takšen parazitni MOS precej višjo pragovno napetost (npr. 10-20 V). Ta pragovna napetost je tudi ena izmed omejitev, ki se nanašajo na najvišjo napetost v integriranem vezju. Kot bomo spoznali v kasnejših poglavjih (Tiristorski pojav v CMOS vezjih), je parazitni MOS tranzistor zaradi svoje visoke pragovne napetosti zelo primeren za rezanje napetostnih sunkov, ki se pojavljajo na vhodih integriranega vezja. UDD parazitni MOS C n+ n+ n+ n+ n+ n+ A A p E p E p B B B n-kanal FOX a b C Slika 2.7: Če je na kovinski plasti dovolj velik potencial, oziroma če je napetost U > U , CB t lahko parazitni MOS tranzistor poveže difuzijski področji A in E (a), (b). Z debelim oksidom (FOX) povečamo pragovno napetost (c). Vir: lasten. 2.4. TEHNOLOGIJA CMOS VEZIJ Najprej poglejmo, kako bi lahko MOS tranzistor izdelali s planarno tehnologijo. Za substrat bomo izbrali rezino, ki naj bo p-polprevodnik. Da bi dobili tranzistor, ki ima dimenziji W in L, moramo v substratu na določenih mestih napraviti dve difuziji n+ in nato na tankem oksidu ustvariti polikristalno krmilno elektrodo. Pri tem moramo paziti, da prekrivanje LD ni preveliko (LD veča parazitne kapacitivnosti - hitrost tranzistorja je zato zmanjšana). Za pravilno delovanje MOS tranzistorja mora krmilna elektroda vključno s tankim oksidom segati vsaj do obeh difuzij, lahko pa tudi čez. Če je krmilna elektroda prekratka, je kanal prekinjen in MOS ne deluje več pravilno (glej sliko 2.8). 19 Postopek se imenuje LOCOS (Local Oxidation of Silicon). 20 FOX = Field Oxide. T. Dogša: Uvod v integrirana vezja 25 S G D n+ n+ p B Slika 2.8: Tranzistor s prekratko krmilno elektrodo. Na mestu, označenem s puščico, bo kanal prekinjen, ko bomo priključili pozitivni potencial na G. Vir: lasten. Temu problemu se lahko izognemo z ustreznim vrstnim redom procesnih korakov. Najprej definiramo celotno področje tranzistorja: ponor (D), izvor (S) in del krmilne elektrode (slika 2.10 a). To je področje tankega oksida, na katerem nato naredimo plast polikristalnega silicija, ki jo glede na dimenzije vrat selektivno odstranimo - dobili smo polikristalna vrata. Na področje, ki je predvideno za izvor in ponor MOS tranzistorja, moramo v naslednjem koraku vnesti primesi. To lahko storimo z difuzijo ali pa z ionsko implantacijo. Z ionsko implantacijo lahko kar skozi tanek oksid vnesemo donorske primesi (slika 2.10 b). Ker je polikristalni silicij debelejši, le-teh ne prepušča (slika 2.10 c). Enako velja za debel oksid. Če uporabimo difuzijo, moramo tanek oksid predhodno odstraniti. Struktura, ki je nastala, je bistveni del MOS tranzistorja. V nadaljnjih korakih21 je potrebno izdelati še priključke oziroma povezati tranzistor z drugimi elementi. Slika 2.9: Če izdelava poteka po korakih, ki jih prikazuje slika 2.10 in so vrata premalo široka, nastane trajni stik med ponorjem in izvorom (a). Da se to ne bi zgodilo, moramo širino vrat povečati za W (b). Vir: lasten. 21 Podroben opis celotnega procesa je v nadaljevanju. 26 T. Dogša: Uvod v integrirana vezja L aktivno p G področje S G D W p p poly poly n+ n+ p p p n+ n+ n+ n+ n+ p p p a b c Slika 2.10: Poenostavljen proces izdelave MOS tranzistorja (narisani so samo začetni koraki). Vir: lasten. Vidimo, da so dimenzije krmilne elektrode tranzistorja definirane s presekom maske za tanek oksid in polikristalne krmilne elektrode. Torej vsepovsod, kjer gre polikristalni silicij preko tankega oksida, nastane MOS tranzistor. Zato imenujemo področje tankega oksida tudi aktivno področje. L n+ n+ W Slika 2.11: Tridimenzionalni pogled na strukturo iz slike 2.10 c. Vir: lasten. L W D S D IDS L W S G IDS Slika 2.12: Vse maske, ki so potrebne za izdelavo MOS tranzistorja. Na levi je narisan v orientaciji22 vzhod – zahod, na desni pa sever – jug. Vir: lasten. 22 Orientacijo določa smer toka. T. Dogša: Uvod v integrirana vezja 27 maska za maska za maska za maska za aktivno področje poly kovino kontakte + + + x2 z n+ = x n+ y n+ Vss Slika 2.13: Prikaz posameznih mask in geometrijska struktura nekega vezja. Vir: lasten. Preden preidemo na konkretno tehnologijo, poglejmo še en zgled (slika 2.13), ki prikazuje neko geometrijsko strukturo in potrebne pripadajoče maske. Fizične dimenzije MOS tranzistorja Lastnosti MOS tranzistorja so odvisne od tehnoloških parametrov in od dimenzij. Tehnoloških parametrov načrtovalec ne more spreminjati – spreminja lahko samo horizontalne dimenzije. Globine in debeline plasti spadajo k tehnološkim parametrom. Od vseh dimenzij, s katerimi je definiran tranzistor, sta najpomembnejša širina (W) in dolžina (L) vrat. Zaradi tehnološkega postopka se dejanske dimenzije tranzistorja in tudi drugih elementov delno razlikujejo od načrtovalskih dimenzij. Kot smo že omenili, se zaradi lateralne difuzije skrajša kanal. Zato je dejanska dolžina kanala krajša (glej sliko 1.11 in sliko 2.15) L’ = L – 2LD Ko nastaja debel oksid, se delno razširi za ΔW tudi v lateralni smeri. Zaradi tega se zmanjša površina aktivnega območja in s tem tudi širina tranzistorja23. Dejanska širina je: W’ = W - 2ΔW 23 Za 2μm tehnologijo je 1,14μm [UYEMURA,1995]. 28 T. Dogša: Uvod v integrirana vezja Posledica tega krajšanja so parazitne kapacitivnosti, ki upočasnjujejo hitrost tranzistorja. Velikost skrajšanja (ΔW in L ) je odvisna samo od tehnološkega procesa. W in L na njiju ne D vplivata. ΔW Načrtovana meja aktivnega področja Dejanska meja aktivnega področja W' Slika 2.14: Zmanjšanje aktivne površine, ki je definirana na sliki 2.10 a. Vir: lasten. L ΔW Dejanske dimenzije W W' Načrtovalske dimenzije LD L' FOX n+ n+ Slika 2.15: Pogled na geometrijsko strukturo MOS tranzistorja z dejanskimi dimenzijami. Vir: lasten. L W1 W2 D poly G WW1+W2+W3 S W3 n+ n+ Slika 2.16: Približen izračun širine vrat za lomljeno strukturo. Vir: lasten. T. Dogša: Uvod v integrirana vezja 29 2.4.1. CMOS PROCES Z N-OTOKI Obstaja več vrst tehnologij izdelave CMOS vezij. Ker je v učbeniku poudarek na načrtovanju, bomo le na kratko prikazali eno izmed klasičnih tehnologij, katere začetek sega v leto 1970. Izbrali smo proces z n-otoki (n-well process). Ker je substrat p, moramo za p-kanalne tranzistorje ustvariti n-otoke. tabletka rezina Slika 2.17: Objekt procesiranja je rezina monokristalnega silicija, ki jo po končanem procesu razrežemo na posamezne čipe. Vir: lasten. Procesne korake (npr. difuzijo, oksidacijo) izvajamo na tankih (0,5 mm - 0,8 mm) rezinah24 monokristalnega silicija, ki so vrste p ali pa n. Na njih se hkrati izdeluje veliko število integriranih vezij. Po končanem procesiranju z diamantno žago razrežemo rezine na posamezne čipe. Celoten proces obsega več 100 korakov. Poenostavljen opis postopka, kjer bomo prikazali nastajanje CMOS invertorja25, je naslednji26 (glej sliko 2.18):  S prvo masko definiramo n-otoke. To dosežemo s selektivno odstranitvijo debelega oksida. Globina in koncentracija primesi n-otoka vplivata na pragovno in prebojno napetost.  Naslednja maska definira področje tankega oksida. Vsepovsod, kjer bo nastal NMOS ali PMOS tranzistor (površina izvora, ponora in vrat), moramo odstraniti debel oksid in napraviti tankega, ki je debel približno 0,05 m.  Na vrsti je izdelava polisilicijeve krmilne elektrode. Polikristalni silicij nanesemo po celotni površini in ga nato selektivno odstranimo.  Sledi maska, ki definira področje p+-ionske implantacije. Odprtina na aktivnem področju (tanek oksid), pod katerim je n-otok, bo omogočila izdelavo izvora in ponora PMOS tranzistorja.  Naslednja maska je namenjena n+-implantaciji. Na aktivnem področju na p-substratu bo nastal izvor in ponor NMOS tranzistorja. Po opravljeni implantaciji 24 Angl. wafer. 25 CMOS invertor je izbran za zgled, ker je preprost in sestavljen iz NMOS in PMOS tranzistorja. 26 Na sliki je narisano stanje po vsakem procesnem koraku, ki je bil opravljen s pripadajočo masko. 30 T. Dogša: Uvod v integrirana vezja na celotni rezini ustvarimo debelo plast SiO . Vsi elementi so sedaj zgrajeni, 2 niso pa še med seboj povezani. Ker ležijo pod debelo plastjo SiO , moramo s to 2 masko ustvariti kontaktne odprtine, ki bodo omogočale kontakt med kovinskimi povezavami in površino substrata oziroma polisilicija.  Sledi metalizacija in s pomočjo fotolitografije odstranitev odvečne kovine. Vsi elementi so sedaj med seboj povezani.  Na celotno rezino nanesemo debelo plast zaščitnega stekla27, ki vezje ščiti pred atmosferskimi vplivi (prah, korozija ipd.). Ker smo hkrati tudi prekrili kontaktne blazinice, moramo z naslednjo masko to popraviti. Ker kontaktnih blazinic na predhodnih slikah nismo risali, ta korak ni prikazan.  Sledi razrez rezine in vgraditev čipa v ustrezno ohišje. 27 Phosphosilicate glass (PSG). T. Dogša: Uvod v integrirana vezja 31 STRANSKI POGLED MASKE (POGLED OD ZGORAJ) Globina 4-6m DEBEL OKSID 0,8m MASKA - n-OTOK (NWELL) n-OTOK p-SUBSTRAT MASKA - TANKI OKSID (ACTIVE) TANEK OKSID 0,05m n-OTOK p-SUBSTRAT MASKA - POLIKRISTALNI SILICIJ (POLY1) POLIKRISTALNI SILICIJ n-OTOK p-SUBSTRAT p+ - MASKA ( PSELECT) PMOS p+ p+ p-SUBSTRAT n-OTOK n+ - MASKA (NSELECT) NMOS PMOS n+ n+ p+ p+ n-OTOK p-SUBSTRAT Slika 2.18: Poenostavljen prikaz CMOS tehnologije (n-well). Izpuščeno je tvorjenje debelega oksida (FOX). Vir: prirejen postopek, ki je v [WESTE,2005]. 32 T. Dogša: Uvod v integrirana vezja MASKA ZA KONTAKTE (ACTIVE CONTACT) KONTAKTNE ODPRTINE n+ n+ p+ p+ n-otok MASKA ZA KONTAKTE (ACTIVE CONTACT) p-SUBSTR K A O T NTAKTNE ODPRTINE METAL MASKA ZA KOVINO (METAL1) n+ n+ p+ p+ n-otok p-SUBSTRAT n+ n+ p+ p+ METAL n-otok MASKA ZA KOVINO (METAL1) p-SUBSTRAT n+ n+ Slika 2 p . +19: C p MOS + tehnologija (nadaljevanje slike 2.18) n-otok p-SUBSTRAT Tehnologija s p-otoki je zelo podobna predhodni. Potrebno je zamenjati vsa p-področja z n-in obratno. n+ n+ p+ p+ n+ n+ p+ p+ n-otok p-otok p-substrat n-substrat a b n+ n+ p+ p+ n+ n+ p+ p+ n-otok p-otok p-substrat n-substrat a b Slika 2.20: Presek CMOS invertorja, napravljenega v dveh različnih tehnologijah: tehnologija z n-otoki (a) in tehnologija s p-otoki (b). Vir: [WESTE,2005]. debel oksid kovina nanesen oksid zaščitno steklo p-otok Slika 2.21: Realnejša slika prereza CMOS invertorja [ALLEN,2002]. T. Dogša: Uvod v integrirana vezja 33 Razen predhodno obravnavane CMOS tehnologije obstajajo še druge28. Omenili bomo samo nekatere:  HMOS (High performance MOS) - izvira iz NMOS tehnologije,  dvojni otoki (twin-tub proces) - za vsako vrsto tranzistorja imamo svoj otok,  SOI (Silicon On Insulator) - MOS tranzistorji, ko so napravljeni na izolacijskem substratu. Kovina 4 8μm Kovina 3 Kovina 2 Kovina 1 Poly1 MOS Slika 2.22: V novejših tehnologijah ima načrtovalec na razpolago več povezovalnih nivojev. Na levi je IBM-ov čip s šestimi povezovalnimi nivoji iz bakra in enim iz volframa29. 2.4.2. CV MERITEV Tehnologe seveda zanima, kolikšne so dejanske vrednosti nekaterih pomembnih parametrov (npr. debelina tankega oksida). Na rezini si zato vedno rezervirajo delček30, kjer imajo svoje testne strukture. Z meritvijo le-teh določijo prej omenjene parametre. Omenili bomo samo eno izmed najpogosteje uporabljenih, to je CV meritev31. V bistvu gre za meritev karakteristike nelinearnega kondenzatorja C = f(U), ki ga tvorita polikristalni silicij in substrat, dielektrik je pa tanek oksid. Iz določenih točk na karakteristiki (glej sliko 2.23) in iz površine kondenzatorja lahko z enostavnimi izračuni določimo naslednje parametre: pragovno napetost MOS tranzistorjev, debelino tankega oksida in koncentracijo primesi v substratu. C U Slika 2.23: Karakteristika nelinearnega MOS kondenzatorja [ONG,1986] Z meritvijo dinamičnih lastnosti tega testnega kondenzatorja (CT meritev) lahko določimo tudi nekatere dinamične lastnosti MOS tranzistorjev. 28 Podrobneje so opisane v [WESTE,2005 in ONG,86. 29 Vir: https://www.ibm.com/ibm/history/ibm100/us/en/icons/copperchip/, dostop 6.8.2022. 30 PED (Process Evaluation Devices). 31 Capacitance-voltage plot. 34 T. Dogša: Uvod v integrirana vezja 2.5. NAČRTOVANJE GEOMETRIJSKE STRUKTURE Kot smo spoznali v predhodnih poglavjih, potrebuje tovarna, ki izdeluje čipe, dimenzije vseh mask. Z maskami so definirane lastnosti tranzistorjev in drugih elementov, njihov položaj ter povezave. Po izdelavi električne sheme čaka načrtovalca pretvorba logičnega opisa v fizičnega. To pretvorbo imenujemo načrtovanje geometrijske strukture (layout design). Slabo načrtovana geometrija v najbolj ugodnem primeru samo degradira pričakovane lastnosti vezja ali pa ga podraži. V večini primerov pa vezje sploh ne deluje. Zelo pomembno vlogo ima tudi površina silicija, ki je potrebna za izdelavo čipa. Stroški proizvodnje čipa (brez načrtovanja) so odvisni predvsem od površine silicija in ne od količine tranzistorjev oziroma zahtevnosti funkcije, ki naj jo čip izvaja. Stroški tiskanja knjig sledijo podobni zakonitosti, saj so odvisni predvsem od števila strani in prav nič od vsebine. Načrtovalec geometrijske strukture mora zelo dobro poznati strukturo osnovnih elementov ter določena pravila, ki so odvisna od izbrane tehnologije. Problemi, ki nastopajo pri načrtovanju, so delno podobni tistim, ki jih srečamo pri načrtovanju tiskanega vezja. Najprej je treba elemente ustrezno razmestiti, nato pa jih povezati. Ker je to delo zelo naporno, so že v začetni dobi zgodovine integriranih vezij stekle raziskave v smeri računalniških orodij32, ki naj bi ta korak učinkovito podprla. Na tržišču obstajajo tudi posebni prevajalniki33, ki prevedejo logični opis v fizičnega. Kljub velikemu napredku je splošno mnenje, da izkušen načrtovalec porabi manjšo površino, kot je ta, ki jo dobimo s pomočjo računalnika. Zraven nižjih stroškov izdelave pomeni manjša površina tudi večjo hitrost. Dilemo, ali načrtovati ročno ali s pomočjo računalnika, reši stroškovna analiza oziroma kompleksnost vezja. Če na oba načina dosežemo zadostno hitrost vezja, je pri odločitvi treba najti kompromis med stroški načrtovanja geometrije in stroški proizvodnje (več o tem bo v posebnem poglavju Načrtovalski pristopi). V nadaljevanju si bomo najprej pogledali, kako lahko prikazujemo geometrijske strukture in nekatere načine boljšega izkoriščanja površine (združevanje, prestrukturiranje in zlivanje). Nato bomo obravnavali konkretna navodila za risanje. 2.5.1. PRIKAZOVANJE GEOMETRIJSKIH STRUKTUR Pogosto se mora načrtovalec spustiti do nivoja mask, da bi lahko popolnoma razumel problematiko, ki je značilna za ta nivo in vezje ustrezno optimiziral. Ker so vertikalne dimenzije za načrtovalca konstantne in ker nanje ne more vplivati, ga večinoma zanimajo samo dimenzije v vodoravnih smereh. Zato tudi prikazovanje preseka, ki je zelo uporabno pri študiju struktur, odpade. Ta problem rešujemo na dva načina (slika 2.25):  s primernim prikazovanjem plasti ali  s prikazovanjem mask. Prvi pristop je sicer preglednejši, vendar se večinoma uporablja le v pedagoške namene. V bistvu prikazujemo končno podobo elementa. Ker so nekateri deli strukture zaradi tega zakriti, takšen prikaz ne daje popolnega vpogleda v narisano strukturo. Z drugim pristopom, to je s prikazovanjem mask, se prej omenjenemu problemu izognemo. Takrat se tudi postavimo v 32 Npr. autorouter. 33 Silicon compiler. T. Dogša: Uvod v integrirana vezja 35 vlogo načrtovalca geometrije, ki z dimenzijami mask definira element, ki bo nastal kasneje pri procesiranju. Ker se mnoge maske prekrivajo, so tako narisane strukture trd oreh za začetnika. Oba pristopa zahtevata neki dogovor o grafičnem označevanju posameznih plasti oziroma mask. Na razpolago imamo barvni sistem ali pa sistem šrafiranja. Namesto šrafiranja lahko označujemo maske tudi z različnimi črtami (npr. kovina je črtkana črta, polikristalni silicij polna črta ipd.). Zaradi tehničnih vzrokov se bomo odločili za sistem označevanja, ki ga prikazuje slika 2.24. Pri nekaterih tehnologijah imamo na razpolago več povezovalnih plasti, npr.: dva nivoja polikristalnega silicija (poly1 in poly2) in več kovinskih (slika 2.22). Prikazovanje tovrstnih struktur je za začetnika izredno nepregledno. Ker bodo v nadaljevanju obravnavane strukture zelo enostavne, nam bo zadoščal poenostavljen sistem s slike 2.24. Na sliki 2.25 sta prikazana oba načina označevanja. polisilicij (poly) kovina kontakt med kovino in površino kontakt med kovino in polisilicijem aktivno področje p- oziroma n-otok Slika 2.24: Označevanje plasti oziroma mask. Vir: lasten. D D smer toka G G S S a b Slika 2.25: Če je substrat p, je prikazan n-kanalni MOS tranzistor. (a) prikazan s primernim prekrivanjem plasti in (b) s prekritimi maskami. Geometrija tranzistorja je orientirana34 v smeri sever – jug. Vir: lasten. Liki, katerih obliko prenesemo na silicijev dioksid, so lahko potemnjeni na zunanji ali pa na notranji strani. Ker je položaj potemnjenosti odvisen od vrste fotorezista (glej sliko 2.26), pri maskah rišemo samo konturo lika. Glede na vrsto fotorezista lahko govorimo o pozitivnih oziroma negativnih maskah (npr. na sliki 2.18 so prikazane pozitivne maske). 34 Orientacijo določa smer toka. 36 T. Dogša: Uvod v integrirana vezja a b Slika 2.26: Potemnjenost maske pri negativnem (a) in pri pozitivnem (b) fotorezistu. Vir: [WESTE,2005. V CMOS tehnologiji se pojavljata obe vrsti tranzistorjev, kar seveda še bolj zaplete prikazovanje struktur. V eni vrsti substrata lahko izdelamo samo eno vrsto MOS tranzistorja: v n-substratu PMOS in v p-substratu NMOS. Če želimo imeti obe vrsti tranzistorjev, moramo za drugo vrsto tvoriti posebno območje, ki je nasprotne vrste kot substrat. Takemu področju pravimo otok (well, tub). Označili ga bomo s črtastim okvirjem. Na sliki 2.27 sta prikazana dva komplementarna tranzistorja. Glede na sistem označevanja s slike nikakor ne moremo ugotoviti, kateri vrsti tranzistorja pripada posamezna struktura. Vse, kar lahko ugotovimo, je, da sta nasprotne vrste (komplementarna). Za konkretno določitev moramo poznati tudi vrsto substrata, ki je odvisen od izbrane tehnologije35. M1 M2 otok D D G G S S Slika 2.27: Če je substrat p, je otok n. V tem primeru je tranzistor M1 n-kanalni in M2 p-kanalni MOS. Vir: lasten. Če je možno, namestimo več tranzistorjev v skupni otok. Tako prihranimo del površine. Za pravilno delovanje krmilne elektrode morata biti substrat in otok vezana na ustrezen potencial, ki je takšne polaritete in višine, da so pn-spoji difuzijskih območij vedno polarizirani zaporno (glej sliko 2.28)36. Zaradi preglednosti ti priključki na sliki 2.27 niso narisani. VSS VDD p+ n+ n-otok p - Slika 2.28: Za pravilno delovanje mora biti n otok (glej tudi sliko 2.27) vezan na VDD, substrat p pa na VSS! Vir: [WESTE,2005. 35 Pri načrtovanju je ta podatek vedno znan. 36 Več o tem je na str. 43. T. Dogša: Uvod v integrirana vezja 37 Pri načrtovanju geometrije skušamo elemente namestiti na čim manjši površini. V nekaterih primerih lahko potrebno površino zmanjšamo tudi z združevanjem oziroma z ustreznim prestrukturiranjem elementov. 2.5.2. DELNO ZDRUŽEVANJE ELEMENTOV Pri nekaterih primerih lahko določene skupne dele tranzistorjev združimo in prihranimo pri površini. Združevanje tranzistorjev bomo ilustrirali z dvema zgledoma. Zgled 1 Na sliki 2.29 a je prikazan del vezja. Ker sta S1 in D2 povezana, ju lahko združimo, tako da imata skupno področje difuzije (glej 2.29 b). G1 D1 D1 S1 G1 D2 S1, D2 G2 G2 S2 S2 b a Slika 2.29: Z združitvijo S1 in D2 smo prihranili pri površini. Vir: lasten. Zgled 2 Podoben način združevanja si bomo pogledali na vezju, ki ga prikazuje slika 2.30. Recimo, da je povezava z - V speljana preko povezav x-g in y-f. Ena izmed SS možnih geometrijskih struktur je prikazana na desni strani. x2 z z x2 n+ g x x n+ y f y n+ Vss V ss a b Slika 2.30: Prikaz geometrijske strukture (b) za vezje na levi (a). Vir: lasten. 38 T. Dogša: Uvod v integrirana vezja 2.5.3. PRESTRUKTURIRANJE TRANZISTORJEV Tranzistor, pri katerem ena izmed dimenzij izrazito izstopa, je včasih nemogoče namestiti v prostor, ki ga imamo na razpolago. V takšnih primerih je treba geometrijo ustrezno preoblikovati in pri tem ohraniti razmerje W/L. Zelo dolg tranzistor z dolžino L lahko prikažemo kot povezavo več tranzistorjev. Vsak ima širino W in dolžino Lx. Vsota Lx je enaka L (glej sliko 2.31). Tranzistor, ki je izrazito širok, lahko razstavimo na več paralelno vezanih tranzistorjev. L a W L Lx Lx Lx a W b Lx Lx Lx b W W Lx c d Slika 2.31: Prestrukturiranje tranzistorja z dolgim kanalom ALLEN,2002. Lx D G a c d S D G a S b b S c D G S c D G Slika 2.32: Prestrukturiranje širokega tranzistorja (W je velik) ALLEN,2002 T. Dogša: Uvod v integrirana vezja 39 2.6. SCNA TEHNOLOGIJA Kot smo ugotovili v predhodnem podpoglavju, je treba pri konkretnem risanju mask s CAE programskim paketom narisati še več mask, kot jih zahteva osnovni tehnološki postopek. Za zgled poglejmo SCNA tehnologijo37, ki uporablja 13 mask (glej tabelo 2.1). Tabela 2.1: Označevanje mask (SCNA tehnologija). Vir: [UYEMURA,95]. opis maske akronim 38 GDS barvni črno-beli barvni prikaz prikaz prikaz39 1 n-otok NWELL 42 rumenorjav okvir 2 aktivno področje ACTIVE 43 zelena 3 polikristalni silicij POLY1 46 rdeča 4 ionska implantacija p+ PSELECT 44 siv okvir 5 ionska implantacija n+ NSELECT 45 moder okvir 6 kovinska povezava METAL1 49 modra 7 kontaktna odprtina za POLY 47 črna ali ali povezavo kovinske CONTACT plasti s polisilicijem 8 kontaktna odprtina, ki ACTIVE 48 črna ali ali CONTACT sega do n+ oziroma p+ 9 odprtina skozi steklo do OVER-GLASS 52 vijoličasta kontaktne blazinice šrafura 10 Povezava med VIA 50 bela METAL1 in odprtino v steklu 11 dodatna kovinska plast METAL2 51 siva 12 povezava med VIA bela METAL1 in METAL2 13 dodatna plast POLY2 56 rumenorjava polikristalnega silicija 14 upor (n-otok) Resistor ID šrafirana bela R R R R R R R R R ali bela s R R R R R R R R črkami R 37 Scalable CMOS n-well Analog [UYEMURA,95]. 38 GDS (Graphic Database System) je standardizirana koda označevanja mask. 39 Barvni prikaz in izbor barve ter šrafiranja je odvisen od nastavitev v grafičnem urejevalniku. 40 T. Dogša: Uvod v integrirana vezja Tam, kjer potrebujemo n+ oziroma p+, moramo dodati masko za NSELECT oziroma PSELECT (slika 2.33). Tudi upor je potrebno dodatno označiti z identifikacijsko masko Resistor ID. NSELECT n+ D D G G S S ACTIVE Slika 2.33: Pri NMOS tranzistorju z maskama ACTIVE in NSELECT definiramo n+ področje. Levo je črno-beli in desno barvni prikaz40. 2.7. OSNOVNA NAČRTOVALSKA PRAVILA Zaradi omejitev, ki jih postavlja tehnologija, se moramo držati določenih načrtovalskih pravil, ki točno definirajo prekrivanje mask in druge tehnološke omejitve. Ker želimo čim večjo gostoto elementov, so za načrtovalca zanimive predvsem minimalne razdalje. Te lahko podamo na dva načina:  z absolutnimi razdaljami (mikronsko pravilo) ali  z -pravilom. Sistem absolutnih razdalj je zelo kompleksen, saj mora opisati mnogo možnih variant. Ker tehnologija iz leta v leto napreduje, se je treba teh pravil vedno znova naučiti. Učenje odpade, če imamo posebno programsko opremo, ki podpira načrtovanje geometrije in ima vsa ta pravila že vgrajena. Računalnik41 lahko sam preverja ali neka geometrijska struktura ustreza pravilom ali ne.  -pravilo je enostavnejše. Princip je naslednji: vse razdalje morajo biti izražene z mnogokratnikom . To je konstanta, ki pomeni tudi razdaljo nevidne mreže, na kateri načrtujemo geometrijo. Ker si je treba zapomniti samo mnogokratnike, je to pravilo enostavnejše. Med karakterističnim imenom tehnologije, ki označuje minimalno dolžino kanala, in  obstaja povezava42. Npr. za 2 m tehnologijo je  = 1 m. Mikronsko pravilo v primerjavi z -pravilom omogoča boljšo izkoriščenost silicijeve površine. Kljub tem poenostavitvam so ta pravila še vedno zelo obsežna. Za enostavno načrtovanje geometrijskih struktur, ki ga bomo izvajali v okviru tega predmeta, bodo zadostovala enostavna pravila, ki jih bomo kar sami postavili. Za osnovo bomo vzeli SCNA proces (n-otoki), ki naj ima samo eno kovinsko in eno polikristalno plast. To pomeni, da bomo uporabljali samo 9 mask (glej tabelo 2.1). 40 [UYEMURA,95] 41 Takšen program se običajno imenuje DRC (Design Rule Check). 42  je polovica karakteristične dimenzije. Za submikronske tehnologije ta enostavna relacija več ne velja. T. Dogša: Uvod v integrirana vezja 41 Za tipični proces, veljajo naslednja -pravila: Najpomembnejše minimalne razdalje43  dimenzije kontakta: 2  2  minimalna širina polikristala: 2  minimalna širina kovine: 3  minimalna širina in dolžina aktivnega področja oziroma difuzije: 3  minimalna razdalja med sosednjimi maskami: 2  minimalna dolžina vrat: 2  minimalna širina vrat: 3 Kontakti Pri tej tehnologiji obstajata samo dve vrsti kontaktov (glej sliko 2.35):  kovina - aktivna površina (maska: ACTIVE CONTACT),  kovina - polikristalni silicij (maska: POLY CONTACT). Kontakta polikristalni silicij-aktivna površina s to tehnologijo ni mogoče realizirati (slika 2.34). Sam ugotovi, zakaj je tako. polikristalni Si n+, p+ Slika 2.34: Ta kontakt (poly, n+) v tipični tehnologiji ne obstaja. Vir: lasten. a  b POLY CONTACT ACTIVE CONTACT NSELECT ali PSELECT kovina polikristalni silicij n+ ali p+ debel SiO2 Slika 2.35: Minimalne dimenzije dveh vrst kontaktov (a. kovina na površino in b. kovina na polikristal). Stranica kvadratka v mreži je dolga . Vir: lasten. 43 Minimalne razdalje so odvisne od tehnologije. 42 T. Dogša: Uvod v integrirana vezja Posebno pozornost je treba posvetiti velikosti in številu kontaktnih odprtin. Ker povzročajo dodatno parazitno upornost, naj bodo čim večje. Z velikostjo odprtine naraste parazitna kapacitivnost in nevarnost, da se bo kovina na robovih slabo oprijela podlage. Izkušnje so pokazale, da se najbolje obnese veliko število minimalnih kontaktnih odprtin (glej sliko 2.36 a in b). Število kontaktnih odprtin je odvisno od dovoljene tokovne obremenljivosti posameznega kontakta in toka, ki teče skozi tranzistor. D D D D G S S S a b c e d Slika 2.36: Risanje kontaktnih odprtin: a in b pravilno, c, d in e nepravilno. Vir: lasten. 2.7.1. RISANJE MOS TRANZISTORJA Na podlagi teh pravil lahko narišemo minimalni MOS tranzistor, ki je prikazan na sliki 2.37. Narisano je samo področje difuzije oziroma aktivno področje, kontakti in del krmilne elektrode. ACTIVE NSELECT POLY Slika 2.37: Minimalne dimenzije MOS tranzistorja so 3/2 oziroma W=3 in L=2. Celotna površina je 16  16 = 2562. Vir: lasten. Risanje NMOS tranzistorja44 (glej sliko 2.38): Predpostavimo, da imamo p-substrat. 1. Odločimo se za orientacijo geometrijske strukture (sever – jug ali vzhod – zahod). 2. Narišemo vrata, ki imajo zahtevane dimenzije (POLY). 3. Razmestimo kontaktne odprtine. 44 Vrstni red korakov pri risanju ni pomemben. Rišemo lahko tudi v drugem zaporedju, npr. tako kot si sledijo tehnološki koraki. T. Dogša: Uvod v integrirana vezja 43 4. Narišemo aktivno področje (ACTIVE) in ga obkrožimo z difuzijsko masko (NSELECT) – ker morajo vrata segati preko aktivnega področja, jih ustrezno povečamo. 5. Narišemo kovinske povezave. W W NSELECT W L 1 2 3 4 Slika 2.38: Risanje NMOS tranzistorja z dimenzijami 3/1, ki je orientiran v smeri sever – jug. Vir: lasten. Risanje PMOS tranzistorja (glej sliko 2.39): Za PMOS tranzistor potrebujemo n-otok, ki ga moramo tudi ustrezno polarizirati. 1. Začnemo enako kot pri NMOS (koraki 1 do 4) s to razliko, da aktivno področje PMOS tranzistorja obkrožimo z drugačno difuzijsko masko (PSELECT). 2. Dodamo kontakte za priključitev otoka na napajalno napetost in jih obkrožimo z NSELECT. 3. Narišemo masko za n-otok (NWELL), 4. Narišemo kovinske povezave. VDD NSELECT n- otok PSELECT 1 2 3 4 Slika 2.39: Risanje PMOS tranzistorja. Vir: lasten. Pri načrtovanju ne smemo pozabiti tudi na pravilno polarizacijo substrata oziroma otokov (slika 2.40). Na sliki 2.39 je prikazano risanje tranzistorja, ki ima izvor priključen na napajalno 44 T. Dogša: Uvod v integrirana vezja napetost VDD. Da bi preprečili tiristorski pojav45, ki v večini primerov vodi v uničenje čipa, vedno uporabimo večje število kontaktov vezanih na napajalno napetost. VSS VDD p+ n+ n-otok p - Slika 2.40: VDD mora biti vedno večja od VSS, sicer se struktura n-otok/p-substrat spremeni v diodo, ki prevaja! Vir: lasten. 2.7.2. OSNOVNI NAPOTKI ZA NAČRTOVANJE GEOMETRIJSKIH STRUKTUR Pri načrtovanju geometrije moramo fizično opisati vezje na čim manjši površini. Dolgotrajne izkušnje, vztrajnost ter iznajdljivost so tiste lastnosti, ki jih mora imeti načrtovalec geometrije. Za začetek (za načrtovanje preprostega analognega čipa) bodo zadostovali naslednji napotki, ki so na sliki 2.41. Poenostavljena načrtovalska pravila 1. Določimo shemo vezja in dimenzije elementov. 2. Določimo položaj zaključenih funkcionalnih enot (npr. podsistemov) in jih ustrezno povežemo. Položaj podsistemov določimo glede na ustrezne kriterije - npr. vhodna stopnja diferenčnega ojačevalnika ne sme ležati blizu izhodne (vpliv temperature na vhod, šum, povratna vezava!). 3. Narišemo geometrijsko strukturo gradnikov in če je treba, jih namestimo v otoke. Nato gradnike med seboj povežemo. 4. Otoke priključimo na čim več mestih na ustrezne potenciale (npr. p-otoke na V ). SS 5. Substrat na čim več mestih priključimo na ustrezen potencial (npr. n-substrat na V ). DD 6. Širino povezav prilagodimo tokovni obremenitvi. 7. Nato geometrijsko strukturo optimiziramo glede na površino - zapolniti skušamo vsak prazen prostor. 8. Preverimo skladnost narisane strukture z načrtovalskimi pravili (DRC program) in skladnost s shemo (LVS program). Slika 2.41: Poenostavljena načrtovalska pravila 45 Problem tiristorskega pojava bo obravnavan kasneje. T. Dogša: Uvod v integrirana vezja 45 2.7.3. EKSTRAKTOR Kadar je pretvorba logične sheme v geometrijsko ročna, se lahko zgodi, da smo kakšen element pozabili narisati ali pa ga napačno povezali. Skladnost geometrijske strukture z logično shemo preverjamo z inverzno pretvorbo46. Z analizo geometrijske strukture tvorimo listo povezav, ki ustreza narisani geometrijski strukturi. Če dobimo enako listo kot jo ima shema, potem je bila pretvorba v geometrijsko strukturo pravilna. To naporno delo lahko opravi tudi poseben računalniški program, ki mu pravimo ekstraktor47. Ker gre za prepoznavanje dvodimenzionalnih likov, problem v splošnem ni enostavno rešljiv. Zato računalniku pomagamo z dodatnimi informacijami o strukturi, ki smo jo narisali. Npr. ko rišemo upor, ga prekrijemo s prevleko, ki je določena samo za upore. Takšne prevleke bomo imenovali identifikacijske prevleke. Predvsem od sposobnosti programske opreme je odvisno, katere elemente moramo dodatno opremiti z identifikacijskimi prevlekami. Identifikacijskih prevlek v nadaljnjih ilustracijah geometrijskih struktur praviloma ne bomo risali, saj precej otežujejo preglednost. 6μm/2 μm 2 μm /2 μm Primerjava 6μm/2 μm 2 μm /2 μm a c Načrtovanje geometrije Ekstrakcija vezja b Slika 2.42: Preverjanje skladnosti geometrijske strukture s shemo48. Vir: lasten. Z večanjem hitrosti signalov se veča tudi vpliv parazitnih elementov. Od ekstraktorja lahko tudi zahtevamo, da izračuna parazitne upornosti in kapacitivnosti povezav in jih vključi v listo povezav. S simulacijo tako dobljenega vezja lahko zelo dobro ocenimo obnašanje vezja, ki bi ga sicer dobili šele z meritvijo. 46 Tipično ime tega programa je LVS (Layout Versus Schematic). 47 V angleščini extraktor. 48 Na sliki je zaradi lažje razumljivosti prikazano, kakor da ektraktor nariše shemo. 46 T. Dogša: Uvod v integrirana vezja 6μm/2 μm 2 μm /2 μm načrtovanje ekstrakcija 2 μm /2 μm 6μm/2 μm simulacija Slika 2.43: Zgled za ekstrakcijo vezja iz geometrijske strukture. Ekstraktor lahko izračuna in tudi doda k vezju parazitne kapacitivnosti in upornosti povezav ter kontaktov. Vir: lasten. T. Dogša: Uvod v integrirana vezja 47 2.8. STATIČNE KARAKTERISTIKE MOS TRANZISTORJA V tem poglavju bomo poiskali povezavo med geometrijsko strukturo MOS tranzistorja in njegovimi lastnostmi49. Na sliki 2.44 je prikazan prečni prerez n-kanalnega MOS tranzistorja. V nadaljevanju bomo prerez poenostavili in prikazovali samo tiste podrobnosti, ki bodo za dano razlago potrebne. S D G S G D + n n + t ox D IDS p - SUBSTRAT n+ n+ L G U B DS p UGS B B S Slika 2.44: Dejanski prečni prerez (levo) n-kanalnega MOS tranzistorja. Na sredini je poenostavljen in idealiziran prečni prerez in na desni je simbol. Vir: [ALLEN,2002]. MOS tranzistor je štiripolni element, saj ima v bistvu štiri priključke. Ker je četrta sponka B (bulk) pri diskretnih tranzistorjih povezana z izvorom S, mnogi MOS tranzistorje uvrščajo med tropole. V integriranih vezjih je večinoma priključena na napajalno napetost (za NMOS na V SS oziroma za PMOS na V ). Za zdaj bomo predpostavljali, da je napetost U = 0. Šele kasneje, DD SB ko bomo podrobneje spoznali karakteristike MOS tranzistorja, bomo tudi razložili vpliv napetosti U na karakteristiko tranzistorja. SB Glede na vrsto kanala razvrščamo MOS tranzistorje v dve veliki skupini: n-kanalni in p-kanalni MOS tranzistorji. Oboji so lahko glede strukture kanala:  MOS tranzistorji z induciranim kanalom50 ali  MOS tranzistorji z vgrajenim kanalom51. Za vse vrste MOS tranzistorjev velja, da je krmilna elektroda52 (vrata) na izolatorju, ki ne prevaja. Ker vedno velja, da je I = 0, vhodne karakteristike nikoli ne rišemo. Izhodni tok I GS DS je odvisen od dveh napetosti (glej sliko 2.44): I  f U ( , U ) (2.1) DS 2 GS DS 49 Glede na to, da je bilo fizikalno delovanje MOS tranzistorja podrobno obravnavano pri predhodnih predmetih, se bomo tukaj omejili samo na tiste lastnosti, ki so pomembne za kasnejša poglavja. V bistvu gre za kratko ponovitev. 50 Angleško: enhancement type MOS 51 Angleško: depletion type MOS 52 Angleško: gate. 48 T. Dogša: Uvod v integrirana vezja Ker funkcije z dvema argumentoma ni enostavno grafično upodabljati, si izberemo enega izmed argumentov za parameter. Če izberemo U za parameter, dobimo funkcijo, kjer GS nastopata dve izhodni veličini, to sta I in U . Ker gre za izhodne veličine, jo imenujemo DS DS izhodna karakteristika. Če pa izberemo za parameter U , dobimo odvisnost med izhodno (I ) DS DS in vhodno veličino (U ). Tako smo dobili prenosno karakteristiko. Karakteristika f ni GS 2 definirana samo z eno enačbo, ampak je sestavljena iz treh funkcij, ki opisujejo tri področja delovanja:  zaporno področje,  linearno področje (imenovano tudi triodno) in  področje nasičenja (imenovano tudi pentodno). 2.8.1. MOS TRANZISTORJI Z INDUCIRANIM KANALOM Za razlago bomo izbrali n-kanalni MOS, katerega poenostavljena struktura je na sliki 2.44. Če ne priključimo nobene napetosti med sponkama B in G, tranzistor kljub visoki U ne more DS prevajati, saj sta oba spoja53 polarizirana zaporno. Pozitivni potencial na krmilni elektrodi pritegne nasprotno polarizirane nosilce - v našem primeru elektrone. Če je napetost U dovolj GS visoka, se pod krmilno elektrodo ustvari ( inducira) tanka prevodna plast, v kateri prevladujejo elektroni. Tej napetosti U pravimo pragovna napetost in jo bomo označevali z U . Ker imata I GS t DS n-kanalni in p-kanalni tranzistor različne pragovne napetosti, bomo še dodali ustrezen indeks - npr. U za n-kanalnega. Področje, v katerem MOS tranzistor ne prevaja, imenujemo zaporno tn področje. V bistvu je pri pozitivnem potencialu na krmilni elektrodi pod njo nastala tanka n-plast. Ker sta izvor in ponor vrste n+ ter kanal n, lahko steče tok I , ko priključimo napetost U . Če je DS DS napetost U << U - U , potem je ta odvisnost približno linearna. Z večanjem krmilne DS GS tn - napetosti se kanal bogati in njegova prevodnost se več UD a S (glej sliko 2.45). IDS UGS2 UGS2 > UGS1 > Utn D I U DS GS1 G U B DS UDS UGS S Slika 2.45: Izhodna karakteristika n-kanalnega MOS tranzistorja pri majhni U Za večjo U DS. DS glej sliko 2.47. Vir: lasten. 53 Prvi spoj je izvor (n+) - podloga (p) in drugi je podloga (p) - ponor (n+). T. Dogša: Uvod v integrirana vezja 49 Z večanjem U se začne rast I počasi manjšati (slika 2.47). Karakteristika postaja čedalje DS DS bolj nelinearna. V točki U = U - U se kanal zadrgne in tok zelo počasi narašča, kljub DS GS tn večanju U . To področje imenujemo področje nasičenja oziroma pentodno območje. DS Napetost, pri kateri se kanal zadrgne, bomo označili z U : DS(sat) U  U - U (2.46) DS ( sat ) GS tn I DS 5 lin. področje nasičenje UGS= 4 3 2 1 1 2 3 UDS [V] zaporno področje UDS(sat) Slika 2.47: Celotna delno poenostavljena izhodna karakteristika n-kanalnega MOS tranzistorja z induciranim kanalom (U = 1V) je sestavljena iz treh področij. Vir: lasten. tn Pri analizi MOS tranzistorja imamo na razpolago več modelov, ki se med seboj razlikujejo po natančnosti in omejitvah54. Bolj so natančni, večja je njihova kompleksnost. Za enostavno analizo in načrtovanje zadostuje preprost model, ki temelji na preprostih parabolah. Analizo otežuje dejstvo, da karakteristika ni opisana samo z eno enačbo, ampak s tremi. Izhodna karakteristika je torej razdeljena na tri področja: zaporno področje (2.2), linearno področje (2.3) in področje nasičenja (2.4): I  0 U U DS ; 0   (2.2) GS tn W  U 2  I  k '  U - U  U DS - 1  U ; 0 U  U - U in U  U (2.3) DS n GS tn DS n DS  L  2  DS GS tn GS tn k '  W 2 n I  U - U 1   U ; U  U - U in U  U (2.4) DS  GS tn   n DS  2 L DS GS tn GS tn Pri analizi nastopi problem, katero enačbo je treba uporabiti. Najprej skušamo ugotoviti, ali tranzistor prevaja, nato pa, ali je v nasičenju ali pa v linearnem področju. V mnogih primerih 54 Tipični parameter, ki zelo vpliva na izbor modela, je dolžina vrat. Meja je pri 1m. Simulator SPICE pozna več vrst MOS modelov. Enačbe (2.2), (2.3) in (2.4) predstavljajo Shichman-Hodgesov model in so implementirane v modelu LEVEL = 1. 50 T. Dogša: Uvod v integrirana vezja lahko enačbe poenostavimo s tem, da člen (1 + λUDS) zanemarimo55. Pri visokih napetostih oziroma tokovih ali pri zelo kratkih kanalih postane ta model premalo natančen. k' je n konstanta56, ki je odvisna od mobilnosti nosilcev naboja v kanalu, označenem z , (za n-kanalni tranzistor so to elektroni), od dielektrične konstante izolacijske plasti pod krmilno elektrodo  ox in od njene debeline t : ox   k ' n ox  (2.5) n tox Ker so te tri spremenljivke značilne za določeno tehnologijo, so za načrtovalca konstante, ki jih ne more spreminjati. Konstanto k ' imenujemo tudi procesno konstanto 57. Tipično območje za n t je od 10 nm do 100 nm58. Dielektrična konstanta je odvisna od vrste dielektrika (za silicijev ox dioksid, ki ima relativno konstanto 3,9, znaša  = 3,4510-13 F/cm). ox Tok I oziroma potek izhodne karakteristike lahko načrtovalec enostavno spreminja z DS ustreznim razmerjem širine (W) kanala proti njegovi dolžini (L). Ker je mobilnost elektronov 2 do 4-krat večja kot mobilnost vrzeli, je konstanta k'n za enak faktor večja od k'p. Kot vidimo iz enačb MOS tranzistorja, je tok proporcionalen procesni konstanti. Če imamo dva tranzistorja, enega p-kanalnega in drugega n-kanalnega in imata enako površino, lahko n-kanalni zagotovi 2- do 3-krat večji tok. Zaradi večje mobilnosti elektronov je n-kanalni tudi hitrejši. Dimenzijska enota za k' je A/V2 oziroma A/V2. Zaželeno je, da je procesna konstanta čim večja. Tipične vrednosti so prikazane v tabeli 2.2. [cm2/Vs]   n elektroni   p vrzeli N [atomov/cm3] Slika 2.48: Mobilnost nosilcev v odvisnosti od koncentracije primesi59 55 To velja predvsem za načrtovanje. 56 Pogosto se izraz k'W/L označuje z . 57 Process gain factor WESTE,2005. 58 Konkreten zgled: tox=15nm za 0,8m CMOS tehnologijo z n-otoki [GRAY,93]. 59 [ONG,1986] T. Dogša: Uvod v integrirana vezja 51 Tabela 2.2: Tipične vrednosti60 procesne konstante k' Območje61 3m: p-otoki 1,2m: n-otoki62 0,8m: n-otoki63 NMOS 40-200A/V2 43A/V2 70A/V2 110A/V2 PMOS 15-70A/V2 16A/V2 25A/V2 50A/V2 Tabela 2.3: Tipični podatki za 0,8 μm tehnologijo (Si substrat n-otoki CMOS)64 Parameter NMOS PMOS enota ime Ut 0,7±0,15 -0,7±0,15 V pragovna napetost k' (v nasičenju) 110±10 % 50±10 % μA/V2 transkonduktanca, procesna konstanta  0,4 0,57 V1/2 prag substrata  0,04 (L=1 μm) 0,05 (L=1 μm) V-1 modulacijski faktor dolžine kanala 0,01 (L=2 μm) 0,01 (L=2 μm) 2|ΦF| 0,7 0,8 V površinski potencial Tabela 2.4: Tipični podatki za 5 μm tehnologijo (Si substrat n-otoki CMOS)65 Parameter NMOS PMOS enota Ut 1±0,2 -1±0,2 V k' (v nasičenju) 17±10 % 8±10 % μA/V2  1,3 0,6 V1/2  0,01 (L=10 μm) 0,02 (L=10 μm) V-1 0,04 (L=20 μm) 0,008 (L=20 μm) 2|ΦF| 0,7 0,6 V S parametrom66 , ki ga določimo empirično, je modelirana rahla nagnjenost karakteristik v področju nasičenja. S tem parametrom je tudi povezana izhodna upornost. Če ga zanemarimo ( = 0), se enačbi 2.3 in 2.4 precej poenostavita. Ta poenostavitev je zelo koristna predvsem pri projektiranju. Ker ima tranzistor pri  = 0 v področju nasičenja neskončno izhodno upornost, lahko nastopijo pri analizi ali simulaciji določene težave (npr. rešitev, ki jo išče simulator, ne konvergira). Tipične vrednosti so od 0,01V-1 do 0,04V-1. 60 Na str. 302 v [WESTE,2005] je primerjava med različnimi procesi za območje od 2 μm do 180 nm. 61 [UYEMURA,1995] 62 Lojze Trontelj: " Mikroelektronske tehnologije", 1. izd. – Ljubljana, Fakulteta za elektrotehniko, 1998 (Ljubljana : Formatisk). 63 [ALLEN,2002] 64 [ALLEN,2002] 65 [ALLEN,1987] 66 Modulacijski faktor dolžine kanala, angl.: channel length modulation factor. 52 T. Dogša: Uvod v integrirana vezja D D G L G L n p S S W W W p=2 n W n p L = L p n a b Slika 2.49: Da bi imel p-kanalni MOS približno enako enosmerno izhodno karakteristiko kot n-kanalni, mora biti pri enaki dolžini kanala, širina njegovih vrat približno dvakrat večja67. Vir: lasten. Prenosna karakteristika I = f(U ) se običajno podaja za področje nasičenja (do točke a), DS GS kjer enačba (2.3) predstavlja parabolo (glej sliko 2.51). Če zanemarimo , je prenosna karakteristika v tem območju neodvisna od U . V linearnem področju enačba (2.4) preide v DS premico, kar pomeni, da je tok I linearno odvisen od krmilne napetosti U - od tod tudi ime DS GS linearno področje. IDS - UDS Slika 2.50: Parameter  je povezan z nagibom izhodne karakteristike. Zaradi lažjega risanja je prikazan pretiran nagibI. DS Vir: [ALLEN,2002]. UGS2 UGS2 > UGS1 > Utn UGS1 UDS D IDS G U B DS UGS S Slika 2.51: Celotna prenosna karakteristika n-kanalnega MOS tranzistorja z induciranim kanalom. Običajno se riše samo področje nasičenja in brez parametra UDS. Vir: lasten. 67 Velja, če je substrat iz silicija. T. Dogša: Uvod v integrirana vezja 53 V primerjavi z bipolarnim tranzistorjem so enačbe, s katerimi je opisana odvisnost izhodnega toka I , relativno enostavne, saj gre za parabole, medtem ko imamo pri bipolarnem tranzistorju DS opravka s transcendentnimi enačbami. Kljub enostavnim enačbam MOS tranzistorja moramo pri analizi vezij paziti na definicijska območja posameznih enačb. Za p-kanalni tranzistor veljajo podobne enačbe, le da je treba vsem napetostim (tudi pragovni napetosti) in tokovom zamenjati predznake. Za n-kanalni MOS z induciranim kanalom je konkretna vrednost pragovne napetosti pozitivna, za p-kanalnega pa negativna. I  0 ; U  U (2.6) DS GS tp ' W  U 2  I  - k U - U U - 1-  U ; 0  U -  U -  U in U  U (2.7) DS p  GS tp  DS DS  p DS  L  2  DS GS tp GS tp k ' W p I  - - U  U 2 1-  U ; - U  U -  U in U  U (2.8) DS  GS tp  p DS 2 L DS GS tp GS tp Pazi, enačbe veljajo le za dogovorjeno označevanje smeri in tokov, ki je prikazano na slikah 2.52 in 2.53. D IDS G B UDS UGS S Slika 2.52: Prenosna karakteristika p-kanalnega MOS tranzistorja z induciranim kanalom. Glede na sliko 2.51 je to tudi komplementarni68 tranzistor. Vir: lasten. 68 Karakteristiki komplementarnih tranzistorjev se razlikujeta samo v predznakih napetosti in tokov. 54 T. Dogša: Uvod v integrirana vezja UDD S UGS PMOS G UDS D IDS IDS D UDD>UDS G UDS NMOS UGS S USS Slika 2.53: Pravilno označevanje smeri tokov in napetosti. Vir: lasten. Zgled Predpostavimo, da imamo vezje, ki je na sliki 2.54 a. PMOS je v področju nasičenja. k ' W Njegova pragovna napetost naj bo U = -1V, produkt   R naj bo enak 1 ter U tp 2 L DD naj bo 13V. Zanima nas, kolikšna je U . Začnemo z zančno enačbo: GS - U - U - I R  0 DD GS DS Za tranzistor vzamemo enačbo za nasičenje in upoštevamo dogovorne smeri toka in napetosti: k ' W 2 I  -  U -  U DS GS tp  2 L - k' W 2 U - U  0 DD GS - U  U GS tp   R  2 L - 2 U - U  1 0 DD GS - U - GS   Ko rešimo kvadratno enačbo, dobimo dve rešitvi: U = -4V in U = 3V. GS GS Ker skozi tranzistor teče tok, je edina možna rešitev U = -4V. Edino ta leži na GS karakteristiki (glej sliko 2.52), saj je pri pozitivnih vrednostih U tok enak nič. Če še GS izračunamo tok, dobimo: I = -90A. Negativni predznaki pomenijo, da so dejanske DS smeri ravno obratne. T. Dogša: Uvod v integrirana vezja 55 U U DD DD U U I GS I GS DS DS G G D D a b Slika 2.54: Dogovorne smeri (a) in dejanske smeri napetosti in tokov (b). Vir: lasten. V obeh primerih smo izračunali enake vrednosti. Dvojno rešitev smo dobili, ker je funkcija, ki opisuje prenosno karakteristiko, parabola samo v enem delu abscise. 2.8.2. g PARAMETRI MOS TRANZISTORJA Kadar MOS tranzistor krmilimo z majhnimi spremembami enosmerne napetosti ali nizkofrekvenčnimi signali, lahko analizo zelo poenostavimo, če nas zanima samo ojačenje, vhodna in izhodna upornost69. Gre za pretvorbo nelinearnega modela (slika 2.55 a) v preprost linearni dvovhodni model, ki je definiran z g parametri (slika 2.55 b). Najprej izračunamo delovno točko, nato pa vrednosti parametrov izračunamo z ustreznimi odvodi v delovni točki, ki je lahko v linearnem področju ali pa v področju nasičenja. Ker sta g11 in g12 enaka nič, ostaneta samo g21 in g22. G D G D Uvh U U vh UGSn GSn g f(U 21n UGSn g22n Rb Uizh GSn,UDSn) Rb Uizh S S b a Slika 2.55: Nelinearni model, ki velja za poljubno velikost signalov (a) in linearni model MOS tranzistorja, ki se lahko uporablja le za majhne70 signale (b). Vir: lasten. Če leži delovna točka v področju nasičenja, je vrednost parametra71 g21: I  W W DSn ' n g   k  U - U  1 U   k '  U - U (2.9) n 21 U U  n  GSn 0 tn   DSn 0  n n  GSn 0 tn  U GSn GS 0  L L GSn n n 69 Naštete so samo najpogostejše lastnosti. Zaradi poenostavitve ne moremo izračunati lastnosti, ki so vezane na velikost amplitude signalov (npr..maksimalno izhodno amplitudo). 70 Obstaja več načinov izražanja odvisnosti med vhodnimi in izhodnimi veličinami dvovhodnega vezja. Nekateri tovrstno varianto označujejo z y parametri, s črko g pa inverzne hibridne parametre. 71 Nekateri ta parameter označujejo z gm. 56 T. Dogša: Uvod v integrirana vezja Zgornjo enačbo izrazimo v odvisnosti od delovne točke oziroma toka I : DS0 W n g  2 I   k (2.10) n 21 DS 0 n Ln Podobno storimo s parametrom72 g , ki predstavlja izhodno prevodnost tranzistorja: 22n I  k ' W DS n n g    U - U 2   n 22 U U   GSn 0 t  n U DSn DSn  0 2 L DSn g  I  (2.11) n 22 DS n n 0 Ne pozabi: vrednosti parametrov so odvisne tudi od delovne točke! 2.8.3. MOS TRANZISTORJI Z VGRAJENIM KANALOM I I DS DS Če k standardnemu CMOS procesu dodamo še dodatni procesni UDS(s at)k =or U ak DS - , Utn lahko ustvarimo U MOS tranzistor z vgrajenim kanalom73. Z ionsko implantacijo skozi tanek ok GS > 0 sid vnesemo tik pod krmilno elektrodo določene primesi, s katerimi ustvarimo kanal, ki prevaja, ne da bi bila UGS= 0 I pritisnjena krmilna napetost (slik DSa I a DSa 2.56). Sedaj lahko kanal bogatimo ali siromašimo74 - odvisno od krmilne napetosti U . Če želimo, da pride delovna točka v področje UGS z = ap Utn ore, mora biti GS napetost U negativna. Utn Zato ima n-kan UGS alni MOS tranzistor z vgrajenim kanalom UDS [ negat V] ivno GS pragovno napetost. S G D n+ n+ p vgrajen kanal B Slika 2.56: n-kanalni MOS z vgrajenim kanalom. Vir: lasten. Za opis karakteristik NMOS tranzistorja z vgrajenim kanalom lahko uporabimo kar iste enačbe, kot veljajo za NMOS z induciranim kanalom. Pri tem ne smemo pozabiti, da je tokrat pragovna napetost negativna. 72 Nekateri ta parameter označujejo z gDS. 73 Angleško: depletion type MOS. 74 Pri induciranem kanalu ga lahko samo bogatimo. T. Dogša: Uvod v integrirana vezja 57 I I DS DS UDS(sat) = UDS - Utn UGS > 0 UGS= 0 IDSa IDSa UGS= Utn U UGS tn UDS [V] Slika 2.57: Prenosna (levo) in izhodna karakteristika (desno) n-kanalnega MOS tranzistorja z vgrajenim kanalom. Pragovna napetost Utn ima negativno vrednost! Vir: lasten. S G D Zgled: n+ n+ Kolikšen tok teče skozi narisan tranz p istor vgrajen kanal (k' = 50 A/V2,  = 0 V-1, U = -1 V)? tn B 10V 5V 1/1 2V Slika 2.58 Zgled tranzistorja Ker je U  U  - GS tn in U U U , je delovna točka tranzistorja v področju DS GS tn nasičenja. Tok, ki teče skozenj, znaša: k ' W 6 2 50 - 10 1 I n   U - U  31 2  400  GS tn    A DS 2 L 2 1 2.8.4. PRAGOVNA NAPETOST Z U smo označili pragovno napetost, pri kateri tranzistor začne oziroma neha prevajati. t Prehod iz področja prevajanja v zaporo pa ni tako oster, kot je pri diodi oziroma bipolarnem tranzistorju. Z nižanjem U se tok I najprej zmanjšuje po kvadratni, nato pa po GS DS eksponencialni funkciji (glej sliko 2.59 a). Po dogovoru je U točka, ki jo dobimo na presečišču t abscisne osi, če rišemo  I , U . To pomeni, da tranzistor v podpragovnem področju DS GS  še vedno ojačuje, kljub temu da je U < U . To lastnost s pridom izkoriščajo načrtovalci vezij, ki GS t morajo obratovati z nizko napajalno napetostjo. Zaradi zahtev po čim nižji napajalni napetosti, naj bo pragovna napetost čim nižja. Začetne pragovne napetosti so bile nekaj voltov. Z 58 T. Dogša: Uvod v integrirana vezja zamenjavo kovinskih vrat s polikristalnimi in s tanjšanjem oksida so uspeli U zelo znižati. t Današnje tipične vrednosti ležijo v območju od 0,5 do 1V. Za podpragovno območje obstajajo posebni modeli75, ki jih tukaj ne bomo obravnavali. Namesto tega bomo samo na kratko opisali kvalitativno odvisnost pragovne napetosti od nekaterih pomembnih parametrov:  material, iz katerega je sestavljena krmilna elektroda,  vrsta izolacijske plasti, ki je pod krmilno elektrodo,  debelina izolacijske plasti tox (večja je debelina, večja je Ut),  koncentracija primesi v kanalu (absolutna vrednost Ut se s koncentracijo manjša),  napetost med okolico kanala in izvorom USB,  temperatura. Slika 2.59: Določitev pragovne napetosti (a) in povečanje pragovne napetosti (b). Vir: lasten. Ker je višina pragovne napetosti odvisna tudi od koncentracije primesi v kanalu, jo lahko z ionsko implantacijo relativno natančno nastavljamo. Dvig pragovne napetosti (body pojav). Označimo z U pragovno napetost, ki jo ima t0 tranzistor, ko je U = 0V. Če je pri n-kanalnem tranzistorju U > 0 (glej sliko 2.59 b in 2.60), SB SB potem se pragovna napetost poveča76: U  U    2  U -  2 (2.12) t t 0  F SB F  Ker je tipična vrednost površinskega potenciala 2|ΦF|  0,6 V, lahko za U >> 0,6 V izraz SB (2.12) poenostavimo: U  U   U (2.13) t t 0 SB 75 Glej npr. [ALLEN,2002]. 76 Povečanje pragovne napetosti imenujemo tudi body pojav (angl. body effect). T. Dogša: Uvod v integrirana vezja 59 UDD S U USB > 0V BS = 0V B S M2 M3 D D B B M6 M4 B D D S UBS > 0V M1 B S U M5 BS = 0V UBS > 0V USS S b c a Slika 2.60: V večini primerov je USB = 0V (a). Kadar sponka S ni vezana na napajalno napetost, nastopi body pojav (b in c). Vir: lasten. Ta pojav imenujemo body pojav. Z U smo označili pragovno napetost pri U = 0V. t0 SB Tipične vrednosti WESTE,1988 za  ležijo v intervalu 0,4V1/2 - 1,2V1/2. Za p-kanalni tranzistor je potrebno enačbo (2.13) ustrezno preoblikovati: U  U - -  U (2.14) t t 0 BS Ker večinoma želimo čim nižjo pragovno napetost, je body pojav nezaželen. 2.8.5. PARAZITNI ELEMENTI MOS TRANZISTORJA Vse enačbe, ki smo jih spoznali do sedaj, veljajo samo za področje kanala. To področje bomo imenovali intrinzični MOS tranzistor. Ker je intrinzični tranzistor direktno nedostopen, vodi do njega del n+ področja. Upornost od kontakta do kanala predstavlja parazitno upornost (na sliki 2.61 je označena z R ), ki jo je v posebnih primerih (npr. veliki tokovi) treba n+ upoštevati. G S D Rn+ Rn+ Intrinzični MOS p Slika 2.61: Rezistivni parazitni elementi MOS tranzistorja (R ) in intrinzični MOS tranzistor. n+ Vir: lasten. Parazitne kapacitivnosti in upornosti upočasnjujejo hitrost delovanja tranzistorja. Pri relativno nizkih frekvencah in majhnih signalih, kjer lahko vezje lineariziramo, je analiza 60 T. Dogša: Uvod v integrirana vezja relativno preprosta. Zaplete se, kadar linearizacija ni več možna oziroma ne daje dovolj natančnih rezultatov. Takrat si pomagamo z dodajanjem parazitnih kapacitivnosti, ki pa so večinoma nelinearne (odvisne od napetosti). Ker so tudi statične karakteristike nelinearne, je obravnava dinamičnih lastnosti zelo zahtevna77. Zato bomo samo na kratko nakazali glavne kapacitivnosti. Kondenzator nastane vsakič, ko se prekrivata dve prevodni plasti, ki sta med seboj izolirani oziroma med njima ni nosilcev (kapacitivnost pn-spoja). Na sliki 2.62 so prikazane najpomembnejše parazitne kapacitivnosti. Iz slike je razvidno, da lahko nekatere z ustrezno geometrijo zmanjšamo, drugih pa ne. Npr. zmanjšanje prekrivanja vrat preko n+ znižuje skupno kapacitivnost. Večanje površine vrat pomeni tudi večjo kapacitivnost. Večina parazitnih kondenzatorjev je nelinearnih, kar zelo otežuje enostavno analizo prehodnega pojava. G S D D n+ n+ p B Slika 2.62: Parazitne kapacitivnosti MOS tranzistorja. Vir: [ALLEN,2002]. 2.8.6. SIMULACIJSKI MODELI Pravilnost načrtovanja preverjamo s simulacijo in meritvijo. Za simulacijo analognih vezij se najpogosteje uporablja simulator SPICE. Ker je natančnost prognoze obnašanja vezja odvisna predvsem od kakovosti modelov, s katerimi modeliramo električne elemente in povezave, bomo na kratko opisali problematiko modeliranja. Modeliranje integriranih primitivnih elementov je zelo zahteven proces. Le tovarna, ki izdeluje integrirana vezja in pozna svojo tehnologijo, lahko določi ustrezne parametre. Tipični simulator SPICE ima vgrajene modele za bipolarni tranzistor, diodo, spojni FET in MOS tranzistor. Obnašanje električnega elementa je določeno z njegovimi dimenzijami in lastnostmi materiala. Topološke in geometrijske lastnosti MOS tranzistorja opišemo z naslednjim stavkom: M + W=vrednost> [ + ] D, G, S, B: vozlišča, na katera je priključen ponor, vrata, izvor in okolica kanala (bulk) ime modela: ime modela, ki definira karakteristiko tipičnega MOS tranzistorja 77 Več o tem je v [ALLEN,2002]. T. Dogša: Uvod v integrirana vezja 61 L : dolžina vrat W : širina vrat AD: površina ponora78 PD: obseg ponora AS: površina izvora PS: obseg izvora MOS model je opisan z identifikatorjem .MODEL .MODEL LEVEL= + ime modela : vsak model je potrebno poimenovati, tip kanala : NMOS ali PMOS, level : naravno število, s katerim izbiramo varianto modela, niz parametrov: niz parametrov, ki so vezani na varianto modela. Zgled: 7 2 10μm / 2μm 3 4 Slika 2.63 Zgled MOS tranzistorja M2 7 2 4 3 N_2 L=2U W=10U .MODEL N_2 PMOS LEVEL=1 VTO=1.2 KP=35U TOX=40N LAMBDA=0.018827 + CBD=20E-15 CBS=20E-15 CJ=2E-4 SPICE modeli V prvem in najenostavnejšem modelu (LEVEL = 1) je karakteristika opisana s parabolami in premicami79 in pod pragovno napetostjo je tok IDS enak nič. Najpogosteje ga uporabljamo pri načrtovanju oziroma projektiranju. Pri simulaciji je uporaben za tranzistorje, katerih dimenzije so večje od 5 μm. LEVEL = 2 je izboljšan model, ki je uporaben za 1 μm tehnologije (slika 2.64). Za dimenzije do 0,8 μm, je primeren LEVEL = 3, za tranzistorje s še krajšimi signali pa razni BSIM modeli. Na sliki 2.65 je prikazana preprosta varianta (LEVEL = 1) modela za 0,8 μm tehnologijo, ki je sicer nenatančna in neprimerna za temeljito preverjanje, vendar dovolj dobra za potrebe projektiranja. 78 Parametri AD, PD, AS in PS določajo parazitne upornosti in kapacitivnosti, ki jih prikazujeta sliki 2.61 in 2.62. 79 Ta model je opisan v poglavju Statične karakteristike MOS tranzistorja. 62 T. Dogša: Uvod v integrirana vezja ************************************************************ * THESE ARE TYPICAL SCNA SPICE LEVEL 2 PARAMETERS * Vir: UYEMURA * MOSIS Orbit 2-micron CMOS n-well .MODEL CMOSN NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 + NSUB=6.108619E+14 VTO=0.825008 KP=4.919000E-05 GAMMA=0.172 + PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 + DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 + NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 + RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 CGBO=3.848530E-10 + CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 MJSW=0.334060 + PB=0.800000 * Weff = Wdrawn - Delta_W * The suggested Delta_W is -0.25 um .MODEL CMOSP PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 + NSUB=1.056124E+16 VTO=-0.937048 KP=1.731000E-05 GAMMA=0.715 + PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 + DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 + NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 + RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 CGBO=5.292375E-10 + CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 MJSW=0.310807 + PB=0.800000 * Weff = Wdrawn - Delta_W * The suggested Delta_W is -1.14 um Slika 2.64: Zgled MOS modela (LEVEL = 2) *0.8um tehnologija Silicon gate Bulk CMOS NWELL,poenostavljen model .MODEL MN_08 NMOS LEVEL=1 VTO=0.7 KP=110U GAMMA=0.4 LAMBDA=0.04 + PHI=0.7 MJ=0.5 MJSW=0.38 CGBO=700P CGSO=220P CGDO=220P CJ=770U + CJSW=380P LD=0.016U TOX=14N .MODEL MP_08 PMOS LEVEL=1 VTO=-0.7 KP=50U GAMMA=0.57 LAMBDA=0.05 + PHI=0.8 MJ=0.5 MJSW=0.35 CGBO=700P CGSO=220P CGDO=220P CJ=560U + CJSW=350P LD=0.014U TOX=14N Slika 2.65: Zgled MOS modela (LEVEL = 1) T. Dogša: Uvod v integrirana vezja 63 2.9. DRUGI PRIMITIVNI ELEMENTI Za načrtovanje logičnih vezij v večini primerov potrebujemo samo p in n-kanalne MOS tranzistorje. Tudi nekatera analogna vezja je mogoče zgraditi samo iz komplementarnih MOS tranzistorjev. V mnogih primerih pa potrebujemo pestrejšo množico gradnikov. Iz plasti, iz katerih sta sestavljena CMOS tranzistorja, je možno izdelati tudi druge elemente: navadne in Zenerjeve diode, upore, kondenzatorje in celo bipolarne tranzistorje. V nadaljevanju bomo na kratko opisali primitivne elemente, ki jih lahko napravimo s klasično CMOS tehnologijo. 2.9.1. UPOR Upor je najbolj enostaven in eden najcenejših gradnikov v diskretnih vezjih. Ko si izberemo primerno tehnologijo, so stroški izdelave integriranega vezja proporcionalni predvsem površini. Zato je le-ta odločilni faktor, ki določa ceno določenega gradnika. Tega se moramo zavedati tudi pri načrtovanju uporov, saj se lahko zgodi, da je neki upor lahko precej dražji kot tranzistor. Upore lahko realiziramo na naslednje načine:  z uporabo nanesene plasti (npr. polikristalni upor),  z uporovno plastjo, ki je difuzijsko oz. implantirano področje (difundiran upor),  z uporabo otoka (npr. upor n-otok),  z MOS tranzistorjem,  s preščipnjenim uporom,  z zamenjavo upora s tokovnim generatorjem80. Vsaka izmed naštetih alternativ ima dobre in slabe lastnosti. Ključno merilo pri izbiri je potrebna površina, zahtevana linearnost in dodatni parazitni elementi. V nekaterih primerih potrebujemo čim bolj linearen upor, katerega upornost je odvisna samo od razmerja dimenzij in ni odvisna od napetosti in tokov v vezju. Prav te lastnosti imajo monolitni plastni upori. W d L Slika 2.66: Diskreten upor. Vir: lasten. 80 Zadnji dve alternativi uporabljamo za realizacijo visokoomskih uporov. Tokovne generatorje bomo podrobno obravnavali v prihodnjih poglavjih. 64 T. Dogša: Uvod v integrirana vezja 2.9.1.1. Struktura monolitnih plastnih uporov Najprej bomo obravnavali upor, ki je sestavljen iz dveh delov: iz uporovne plasti s specifično upornostjo  in dveh ali več kontaktov. Pri diskretnem uporu se kontakti prilegajo preseku uporovne plasti in običajno lahko njihovo upornost zanemarimo. Če upornost kontaktov zanemarimo, je upornost plastnega upora, ki je na slike 2.66, definirana z enačbo: L R   (2.15) d  W Čist polprevodnik je izolator, ki mu lahko prevodnost povečamo z dodajanjem ustreznih primesi. Prevodnost polprevodnika narašča s koncentracijo vnesenih primesi. [Ohm cm] 3 N[število delcev/cm ] Slika 2.67: Specifična upornost dopiranega silicija v odvisnosti od koncentracije primesi. Vir: [ALLEN,2002]. Na sliki 2.68 je prikazana struktura integriranega upora. Primerjava s sliko 2.66 pokaže, da se integrirani upor razlikuje od diskretnega v naslednjih podrobnostih:   v splošnem ni konstanten, ampak se spreminja z globino in  kontakti so na zgornji strani - pravokotno na dolžino upora. T. Dogša: Uvod v integrirana vezja 65 uporovna plast kontaktna odprtina W d L L a b Slika 2.68: Preprosta geometrijska struktura monolitnega upora; (a) presek, (b) tloris. Vir: lasten. Specifična upornost  je neodvisna od globine samo za epitaksijsko plast. Za vse difuzijske plasti in za tiste, ki smo jih ustvarili z ionsko implantacijo, pa se njena vrednost spreminja z globino. Posledica tega so zahtevni izračuni, ki se jim lahko izognemo, če definiramo plastno upornost R : SH  R  (2.16) SH d Kljub temu da je R upornost z dimenzijsko konstanto , se v mikroelektroniki skoraj SH vedno uporablja /. S kvadratkom se želi poudariti, da gre za upornost testnega upora, ki ima obliko kvadrata. Če zanemarimo upornost kontaktov, preide enačba 2.15 v izraz: L R  R (2.17) SH W 0,5k/□ - 2k/□ L 30 Ω/□ - 200 Ω/□ 10 Ω/□ - 100 Ω/□ 10 Ω/□ - 100 Ω/□ W 1k/□ - 10k/□ G n+ p+ p+ n-otok n+ n n+ p p L a b Slika 2.69: (a) Tipične plastne upornosti v 5 m tehnologiji [ALLEN,1987] - enota je /; (b) presek upora, čigar uporovna plast je n-otok. Da bi dobili omski kontakt z n-plastjo, smo dodali dva n+-vložka. Vir: lasten. 66 T. Dogša: Uvod v integrirana vezja Če strukturo upora razstavimo na zaporedno povezane kvadratke, lahko zelo enostavno izračunamo vrednost upora tudi tako, da preštejemo kvadratke. Ker ima vsak kvadratek upornost enako R , je skupna upornost n kvadratkov: SH, R  nR SH Če želimo upornost kontaktov zanemariti, moramo dodati močno dopirana vložka. V primeru n-plasti moramo obvezno dodati n+-vložka, ki omogočata omski kontakt med plastjo in kovino. Če je uporovna plast napravljena z difuzijo, tako nastale upore imenujemo difundirani ( difuzijski) upori. Na sliki 2.69 (b) je prikazan zgled za upor, čigar uporovna plast je n-otok. Če je za uporovno plast uporabljen polikristalni silicij, imenujemo tak upor polikristalni upor. a b c d e Slika 2.70: Različne geometrije uporov. Vir: [ALLEN,2002]. Načrtovalec projektira upor tako, da izbere ustrezno plast (glej sliko 2.69) in določi potrebno razmerje W/L. Konkretne vrednosti dimenzij določi glede na maksimalno disipacijo oziroma gostoto toka. Če ta ni problematična, potem je ena izmed dimenzij vedno minimalna dimenzija za ustrezno plast. Tabela 2.5: Vrednosti faktorja kR za najbolj pogoste segmente s slike 2.71 [WESTE,1988]. segment W2/W1 KR a - L/W b 1 1 b 1,5 2,1 b 2 2,25 b 3 2,5 b 4 2,65 c 1 2,5 c 1,5 2,55 c 3 2,75 d - 0,5 e 1,5 1,45 e 2 1,8 e 3 2,3 e 4 2,65 T. Dogša: Uvod v integrirana vezja 67 W1 W2 W1 W W2 W L 1 W W2 W W W 1 2 1 W1 W1 W1 W2 W a b c d e Slika 2.71: Najbolj pogosti segmenti. Tok teče med črtkanima stranicama v katerokoli smer. Vir: lasten. k =0,5-0,9 k   R R Slika 2.72: Faktor k za kontakte. Vir: [WESTE,1988]. R Če je le možno, se vedno odločimo za strukturo, ki ni lomljena (slika 2.70 a, b in d). Le kadar to ni možno81, se odločimo za lomljeno strukturo (glej sliko 2.70 c). Natančen izračun upornosti splošnih lomljenih struktur je zelo zahteven. Kadar potrebujemo zelo natančno razmerje uporov, se raje izognimo lomljenim strukturam. Najbolj natančno razmerje uporov lahko dosežemo z zaporedno vezavo enako dolgih uporov (glej sliko 2.73). R R R Slika 2.73: Natančen uporovni delilnik (2:3) je sestavljen iz uporov, ki imajo enako geometrijo. Vir: lasten. Pri izračunu parazitne upornosti natančnost pogosto ni tako pomembna. Takrat si pomagamo tako, da geometrijsko strukturo upora razstavimo na n zaporedno vezanih segmentov, katerih upornost lahko določimo s pomočjo tabele 2.5 in slike 2.71. Upornost i-tega segmenta dobimo tako, da pomnožimo faktor k s plastno upornostjo: R 81 Npr. zaradi boljšega izkoriščenja površine. 68 T. Dogša: Uvod v integrirana vezja R  k i R i R   SH (2.18) Ker so vsi segmenti vezani zaporedno, je njihova skupna upornost enaka vsoti: n n R   R  R k i i SH  R   (2.19) i 1 i 1 V splošnem moramo upoštevati še upornost kontaktov, ki je odvisna od površine kontakta in širine sosednjega segmenta. Če je ta približno tako širok kot kontakt, ali pa celo širši, lahko upornost kontakta zanemarimo. Če gre za upor z nizko upornostjo, ki se preveč približa upornosti kontakta (ta znaša približno 0,25 - 100  WESTE,2005), potem je treba upornost kontakta upoštevati. R1 R2 R3 R4 R5 Slika 2.74: Nepravilno strukturo upora razstavimo na zaporedno vezane segmente R . Upornost i upora je: R = R1+R2+R3+R4+R5. Vir: lasten. Tabela 2.6: Karakteristike uporov, ki jih je moč izdelati z 0,8 m CMOS tehnologijo [ALLEN,2005] plastna absolutne relativne temperaturni napetostni upornost tolerance tolerance koeficient koeficient polikristalni 20-40/ 30 % 0,4 % 1500ppm/ºC 100ppm/V silicij n+ difuzija 50-80/ 35 % 0,4 % 1500ppm/ºC 200ppm/V p+ difuzija 80-150/ 35 % 0,4 % 1500ppm/ºC 200ppm/V n-otok82 1-2K/ 50 % 8000ppm/ºC 10 000ppm/V 82 Če potrebujemo visoko upornost, je najprimernejši otok, vendar je njegova minimalna širina 6. T. Dogša: Uvod v integrirana vezja 69 Zgled: Radi bi določili upornost narisanega upora. R = 2K/. SH L1=4 0,5 W1=1 L5=2 a b Slika 2.75 Geometrijska struktura nekega upora (zgoraj) in dva možna postopka reševanja (a in b) Nalogo lahko rešimo na dva načina. a. Upor razstavimo na znane segmente. Za kontakt vzamemo k = 0,5. Skupna R upornost je: R  R  5 , 0  4 /1  5 , 0  1  5 , 0  2 /1  5 , 0 SH   R  2 K  9  18 K b. Strukturo razstavimo na niz kvadratkov in jih preštejmo. Vsak ima upornost 2K razen vogalnih in kontaktov. 2.9.1.2. Parazitna kapacitivnost uporov Če želimo načrtati kakovosten upor, moramo izbrati ustrezno geometrijsko strukturo, ki bo imela majhno parazitno kapacitivnost in induktivnost. Obe sta snovno-geometrijski lastnosti. Kapacitivnost je odvisna od površine, debeline dielektrika (geometrijski lastnosti) in vrste dielektrika (snovna lastnost). Zato vsaka struktura, s katero realiziramo upor, vsebuje tudi 70 T. Dogša: Uvod v integrirana vezja lastnosti, ki definirajo kondenzator. Ali drugače povedano: nikakor ne moremo realizirati upora, ki ne bi imel nobene parazitne induktivnosti oziroma kapacitivnosti83. Plast, v kateri je realiziran upor, in okolica tvorita parazitni kondenzator, ki ga lahko obravnavamo kot element s porazdeljeno kapacitivnostjo. Ker je parazitna kapacitivnost proporcionalna površini upora, izbiramo predvsem takšne geometrije, ki imajo čim manjšo površino (ozki upori). R  R  R  R  R  R  R Cp  Cp  Cp C  p Cp a b Slika 2.76: Parazitna upornost; (a) struktura upora, (b) nadomestni model. Vir: lasten. 2.9.1.3. Izolacija uporov Pri difundiranih uporih je v večini primerov izolacija izvedena z reverzno polarizacijo, kar pomeni, da mora biti uporovna plast vedno nasprotne vrste kot okolica. Npr. p-upor mora ležati v n-področju. V bistvu imamo pn-spoj, ki mora biti vedno tako polariziran, da se ne spremeni v diodo, ki prevaja. Čim več je plasti in čim več je področij, dobljenih z vnašanjem primesi, tem lažje je načrtovanje uporov. Če potrebujemo upore, ki so iste vrste kot substrat, jih je treba umestiti v poseben otok, ki ga priključimo na ustrezno napajalno napetost. Primer namestitve uporov v skupen otok prikazuje slika 2.77. n n-otok p p-upor p n n+ priključimo na Vdd n Slika 2.77: Če imamo p-substrat, p-upore namestimo v n-otok. Vir: lasten. 83 Ker je tretja dimenzija (globina) zanemarljiva v primerjavi z ostalima dimenzijama, lahko parazitne induktivnosti pri integriranih vezjih zanemarimo. T. Dogša: Uvod v integrirana vezja 71 2.9.1.4. MOS upor Upore lahko napravimo tudi s primerno vezavo MOS tranzistorja. V nadaljevanju bo opisanih nekaj variant MOS uporov. Varianta 1 – linearen MOS upor. S primerno vezavo MOS tranzistorja lahko dosežemo, da bomo dobili dvopol, ki bo imel vsaj v začetnem delu karakteristike linearen potek. Če med vrata in izvor priključimo konstantno napetost U (glej sliko 2.78), v izhodni karakteristiki G definiramo parameter U . Dobljena karakteristika je sicer v celotnem področju nelinearna, GS vendar če zagotovimo, da bo U majhen, lahko kvadratni člen v enačbi, ki opisuje triodno DS območje, zanemarimo. ' W U I  k U - U U  DS n  G tn DS  DS   (2.20) L RDS 1 R  (2.21) DS , W k U - U n  G tn  L A A I I R DS DS I DS DS UGS = UG A U U W/L DS W/L DS UG RDS º UG B B B USS b USS UDS a Slika 2.78: Prva varianta linearnega MOS upora. Ker je najlažje ustvariti referenčno napetost UG proti masi ali pa proti napajalni napetosti, je sponka B stalno vezana na USS ali pa na UDD. Vir: lasten. V bistvu smo dobili napetostno krmiljen upor R = f(U ) (glej sliko 2.79), ki ga lahko DS GS uporabimo pri načrtovanju modulatorja, pri raznih regulacijah in kot napetostno krmiljeno stikalo. Prva slaba stran tega upora je, da ja njegova upornost odvisna od stabilnosti UGS. Najbolj pogosta in preprosta izvedba vira UG je z uporovnim delilnikom napetosti, kar pomeni, da je ena sponka upora vezana na USS ali UDD (2.78). 72 T. Dogša: Uvod v integrirana vezja Slika 2.79: Za majhno napetost U je karakteristika MOS upora s slike 2.78 približno DS linearna. Vir: lasten. Varianta 2 - linearen MOS upor. Če se napetost na sponki A oziroma B ne bo bistveno spreminjala, lahko vrata vežemo kar na napajalno napetost. Področje linearnosti lahko razširimo s paralelno vezavo komplementarnega tranzistorja, ki nelinearno karakteristiko delno kompenzira. Komplementarni tranzistor dobimo s pomočjo PMOS tranzistorja, ki ima približno dvakrat večjo širino ali pa dvakrat krajšo dolžino. Na karakteristiko vpliva tudi potencial U1 (slika 2.81) in body pojav. Pogosto se ta varianta uporablja84 kot RC člen, kjer sta upor in kondenzator vezana v serijo. Ta člen se uporablja pri frekvenčni kompenzaciji ojačevalnika. Ker gre samo za dinamično upornost pri IR = 0, je na sliki 2.82 narisana njena odvisnost od potenciala U1. Dinamična upornost je enaka paralelni vezavi dinamične upornosti MN in MP tranzistorja. Isto strukturo ima tudi CMOS stikalo, ki ga bomo obravnavali kasneje. Udd Mn R B A A B U1 IR UR Mp Uss Slika 2.80: S povezavo NMOS in PMOS tranzistorja kompenziramo nelinearnost karakteristike. Obe sponki sta lahko na poljubnem potencialu znotraj Udd in Uss. Vir: [ALLEN,2002]. 84 Isto vezavo bomo uporabili pri MOS stikalu, ki bo podrobneje opisano v poglavju, ki sledi. T. Dogša: Uvod v integrirana vezja 73 IAB U1=+2V 200uA 100uA U1=0V R2,76k 0 U1= -2V -100uA -200uA 0 -400mV -200mV 200mV 400mV UAB Slika 2.81: I-U karakteristika MOS upora s slike 2.80. (Wn/Ln = 1, Wp/Lp = 3, kn'=120 A/V2, kp' = 40 A/V2, UDD = 2,5 V, USS = -2,5 V). Vir: lasten. Slika 2.82: Dinamična upornost MOS upora s slike 2.80 v točki IR = 0 v odvisnosti od potenciala U1. Oster prehod v karakteristiki je posledica preveč enostavnega simulacijskega modela. Vir: lasten. Varianta 3 - nelinearen MOS upor. Namesto na stalno napetost lahko priključimo vrata kar na ponor (glej sliko 2.83). Krmilna napetost U je sedaj kar napetost U . Ker je izpolnjen GS DS pogoj U  U - U , deluje tranzistor v področju nasičenja. Dobljena karakteristika MOS DS GS tn upora je zelo nelinearna, saj je kvadratična. Ker je podobna karakteristiki bipolarne diode, ji nekateri pravijo MOS dioda. Kljub nelinearnosti se MOS upor zelo pogosto uporablja. Pri NMOS tehnologiji je predstavljal celo edino možno realizacijo upora, saj nimamo, razen n+, na razpolago nobenih plasti z visoko plastno upornostjo. 74 T. Dogša: Uvod v integrirana vezja W IDS A IDS A U W/L DS L B Utn UDS B a b c I Slika 2.83: DN S elinearni MOS upor; (a) vezje, (b) geometrijska struktura in (c) njegova karakteristika. Vir: lasten. rd Rs Karakteristiko Q IQ MOS upora dobimo tako, da v enačbo, ki opisuje izhodno karakteristiko v področju nasičenja, vstavimo identiteto U = U : GS DS U U Q DS k ' W 2 W I I n   U - U (2.22) DS DS DS tn  A 2 L IDS A Takoj vidimo, da je tok odvisen od kvadrat U a napetosti, kar pomeni, da je zelo nelinearen. W/L DS MOS uporu pravimo tudi aktivni upor (active load), kljub temu da ta upor ne ustreza definiciji o aktivnosti rezistivnih elementov85. Ime pač poudarja, da gre za upor, ki je napravljen iz L aktivnega elementa (tranzistorja). Ker je MOS upor nelinearen, obstaja statična in dinamična upornost. Obe sta odv B isni od delovne točke in same karakteristike (glej sliko2.84). Utn UDS B Statična upornost v točki Q: R  U / I S Q Q a b c IDS rd Rs Q IQ U U Q DS Slika 2.84: Statična (Rs) in dinamična upornost (rd) nelinearnega MOS upora. Vir: lasten. 85 Aktivni rezistivni elementi so sposobni dajati moč. Del njihove karakteristike je v 2. oziroma 4. kvadrantu. T. Dogša: Uvod v integrirana vezja 75 Dinamična prevodnost v točki Q je vrednost odvoda: I  I  W DS DS ' g    k -  (2.23) d n  U U DSQ tn  g 21 U  U  L DS DS IDS W/L =1/3 1/4 1/5 Utn UGS Slika 2.85: Karakteristika MOS upora s slike 2.83 v odvisnosti od razmerja dimenzij. Vir: lasten. Kadar nas zanimajo odzivi na vzbujanje z majhnimi signali, uporabljamo dinamično upornost in tako analizo poenostavimo. Namesto statične upornosti lahko navedemo, kolikšen padec napetosti želimo pri izbranem toku. Pri padcih napetosti, ki so precej večji od pragovne napetosti U , je bolje, da vežemo več t uporov zaporedno. Slaba stran te rešitve je body pojav in povečanje temperaturne odvisnosti. Vrednosti zaporedno vezanih uporov izberemo tako, da bodo padci na njih le malo večji od krmilne napetosti. Na ta način bomo porabili najmanj površine. Z naslednjim zgledom bomo omenjen problem podrobneje ilustrirali. Zgled 1 Kolikšne naj bodo dimenzije MOS upora, če želimo, da bo pri toku 10 A na njem padec 3 V. Podatki so naslednji: k' = 40 A/V2, U = 1 V. Minimalna širina oziroma dolžina vrat t je 1 m. 1. varianta: upor realiziramo z enim tranzistorjem. Iz enačbe 2.22 izračunamo W/L = 1m/8m. Površina tranzistorja je malo večja86 od 8m2. 2. varianta: upor realiziramo z več zaporednimi MOS tranzistorji. 86 Pri izračunu celotne površine nismo upoštevali površine kontaktov. 76 T. Dogša: Uvod v integrirana vezja Iz enačbe 2.22 izračunamo, kolikšen je lahko padec napetosti na enem MOS uporu, ki ima minimalne dimenzije87 (npr. W/L = 1). Za naš primer je to U = 1,7V. GS Možnih je več rešitev. Ena je ta, da izberemo dva upora, pri katerih se na vsakem ustvari padec napetosti 1,5 V pri toku 10A. Iz enačbe 2.22 sedaj izračunamo dimenzije: W/L = 2 m/1 m. Površina obeh tranzistorjev bo malo večja od 4 m2. W/L=10/1 W/L=1 IDS W/L=1/10 k' = 40AV2 Utn =1V A 1 1,2 1,7 3,2 UDS [V] Slika 2.86: Povezava med dimenzijami oziroma površino MOS upora in padcem napetosti pri toku 10A. Vir: lasten. Zgled 2 Na sliki je prikazana struktura nekega hipotetičnega integriranega vezja. Nariši ustrezno električno shemo. Označi tudi približne dimenzije tranzistorjev in vrednosti plastnih uporov. Plastna upornost p-otoka je R = 2 K/. SH polikristalni silicij (poly) Vdd kovina aktivno področje p otok w y kontakt med kovino in površino kontakt med kovino in polisilicijem x Vss Slika 2.87: Struktura nekega hipotetičnega vezja. Vir: lasten. 87 Minimalne dimenzije so odvisne od tehnologije. T. Dogša: Uvod v integrirana vezja 77 Vdd MN2 MP1 16/9 13/9 w y MN1 8K 13/24 x Vss Slika 2.88: Ekvivalentno električno vezje, ki ustreza strukturi s slike 2.87. Dimenzije so približno izmerjene z ravnilom in zaokrožene. Vir: lasten. Vrednost upora R = R L/W = 216/4 = 8K. Tranzistor MP1 je nelinearni MOS upor. SH 2.9.1.5. Preščipnjen upor Visoke upornosti lahko dosegamo na dva načina: z ozkimi in ustrezno dolgimi upori in s plastmi, ki imajo visoko plastno upornost. Teoretično lahko s plastmi, ki jih imamo na razpolago, realiziramo poljubno visoko upornost. Ker je globina plasti d za načrtovalca konstanta, jo lahko zmanjšamo z dodatno plastjo oziroma difuzijo (glej sliko 2.89 b). V primeru p-otokov, uporabimo n+-difuzijo. Na ta način dobimo strukturo, ki jo imenujemo preščipnjen upor (pinch resistor). Če primerjamo dobljeno strukturo s spojnim FET-om (glej sliko 2.90 a), vidimo, da je preščipnjen upor v bistvu FET, ki ima na vrata priključeno stalno napetost (običajno je to napajalna napetost ali pa je krmilna elektroda povezana z izvorom - U = 0). GS Njegova karakteristika je zelo nelinearna in podobna MOS uporu, ki ima na krmilno elektrodo priključeno konstantno napetost. Razlika med obema je v tem, da je U pri MOS uporu GS obvezna88, pri preščipnjenem pa je lahko kar nič (glej sliko 2.90 b). Hkrati z nelinearnostjo je njegova slabost tudi veliko tolerančno območje. Slika 2.89: (a) p-upor; (b) preščipnjen upor. p-plast je stanjšana z n+-difuzijo oziroma ionsko implantacijo. Vir: FURLAN2,1988. 88 Izjema je MOS upor, napravljen s tranzistorjem, ki ima vgrajen kanal. 78 T. Dogša: Uvod v integrirana vezja Slika 2.90: Poenostavljena struktura FET tranzistorja (a); izhodna karakteristika FET tranzistorja (b). Preščipnjen upor ima karakteristiko, ki ustreza UGS = 0 ali pa UGS = UDD. Vir: lasten. 2.9.2. KONDENZATOR V začetnem obdobju integriranih vezij so načrtovalci potrebovali kondenzatorje le pri analognih vezjih. Novejši pristopi, ki temeljijo na SC vezjih89, dajejo kondenzatorju zelo pomembno vlogo tudi v digitalnih oziroma analogno-digitalnih vezjih, saj jih lahko zelo natančno izdelamo. Odlikujejo se tudi po zelo majhni temperaturni občutljivosti (približno 50ppm/ºC), ki je približno 5-krat nižja kot pri uporih. Med vsemi primitivnimi elementi je prav kondenzator element, ki ga lahko najbolj natančno izdelamo in ima najbolj stabilno karakteristiko. Kondenzator lahko napravimo na dva načina: a) uporabimo dve prevodni plasti, med katerima je dielektrik, b) uporabimo kapacitivnost pn-spoja90. Tabela 2.7: Približne vrednosti medplastnih kapacitivnosti v 0,8 μm CMOS procesu. Vir: [ALLEN,2005] kapacitivnost relativne absolutne temperaturni napetostni tolerance tolerance koeficient koeficient MOS kondenzator 2,2-2,7 fF/μm2 0,05 % 10 % 50 ppm/ºC 50 ppm/V Poy/poly 0,8 – 1,0 fF/μm2 0,05 % 10 % 50 ppm/ºC 50 ppm/V Kovina 1 /poly 0,021-0,025 fF/μm2 1,5 % 10 % - - Kovina 2/kovina 1 0,021-0,025 fF/μm2 1,5 % 10 % - - 89 Switched Capacitor Circuits. 90 Ker je nelinearna in ker zahteva negativno napetost, se danes redko uporablja. T. Dogša: Uvod v integrirana vezja 79 Kondenzator z dielektrikom. Sestavljen je iz dveh prevodnih plasti, ki sta ločeni z dielektrikom. Njegovo kapacitivnost in geometrijske ter snovne lastnosti opisuje znana enačba:   S C ox   C  S (2.24) d ox Podobno kot pri uporih je kvocient  /d za določeno plast konstanten in ga zato imenujemo ox plastna kapacitivnost C . Pri enostavni CMOS tehnologiji imamo na razpolago naslednje ox možnosti za realizacijo kondenzatorja:  Zgornja plast je polikristalni silicij, dielektrik je tanek oksid, druga elektroda kondenzatorja je kanal. V bistvu gre za MOS tranzistor, ki mu z dodatno implantacijo91 pod tanek oksid vgradimo tanko prevodno plast (glej sliko 2.91). C je približno92 ox 3fF/m2 do 0,3fF/m2. Slabost tega MOS kondenzatorja je tudi njegova nelinearnost, saj se kapacitivnost spreminja v odvisnosti od napetosti.  Za obe prevodni plasti uporabimo polikristalni silicij93 oziroma kovinske plasti. C je ox približno 0,8 do 1fF/m2 ALLEN,2002. Tipični kondenzatorji so: polikristalni silicij-kovina ali polikristalni silicij 1 - polikristalni silicij 2. polikristalni silicij 1 2 C p+ p+ 1 2 n Cp implantirana p+-plast tanek oksid je dielektrik a b Slika 2.91: Struktura MOS kondenzatorja (a) in njegov nadomestni model (b). Vir: [ALLEN,2002]. V obeh primerih se ne moremo izogniti dodatnemu parazitnemu kondenzatorju Cp, ki nastane med elektrodo kondenzatorja in substratom (glej sliko 2.91 b). Zaradi nizke plastne kapacitivnosti se moramo pri načrtovanju zadovoljiti z relativno nizkimi kapacitivnostmi. Npr. za kondenzator 1pF potrebujemo približno 2000m2. 91 Dodaten procesni korak! 92 To območje dobimo, če je debelina tankega oksida (SiO ) v intervalu 10nm do 100nm. 2 93 Poly/poly capacitor. 80 T. Dogša: Uvod v integrirana vezja Površino kondenzatorja lahko povečamo tudi tako, da je postavljen vertikalno (trench capacitor). Pri načrtovanju DRAM-ov je informacija shranjena na kondenzatorju, ki ima kapacitivnost 35-45fF. Ker ima kondenzator vertikalno strukturo, so s tem zelo prihranili na površini. a poly n+ beseda n+ dielektrik a bit substrat substrat a b Slika 2.92: Pomnilna celica v DRAM-u (a) in presek strukture (b), ki pa ni narisan v ustreznem merilu. Struktura v obliki klina je vertikalni kondenzator. Vir: [UYEMURA,1995]. 2.9.3. BIPOLARNI TRANZISTOR Kljub temu, da je predhodno obravnavana CMOS tehnologija optimizirana za izdelavo MOS tranzistorjev, je z njo mogoče izdelati tudi bipolarne tranzistorje94, vendar le takšne, ki imajo kolektor vezan na substrat. Če imamo n-otoke, lahko izdelamo PNP, sicer pa le NPN bipolarni tranzistor. Ker je kolektor (substrat) vezan na napajalno napetost, ga lahko uporabljamo le v orientaciji s skupnim kolektorjem (emitorski sledilnik). Temu tranzistorju pravimo tudi substratni tranzistor. Na sliki 2.93 je prikazan PNP tranzistor, ki ga lahko izdelamo s CMOS tehnologijo z n-otoki. Področje intrinzičnega bipolarnega tranzistorja je posebej označeno s črtkanim okvirjem. Ker so nosilci injicirani v bazo večinoma v vertikalni smeri, ga imenujemo vertikalni tranzistor. Ker je na sliki 2.93 točka, v kateri je kolektorska plast priključena na napajalno napetost oddaljena od intrinzičnega tranzistorja, so kolektorski tokovi razpršeni po substratu. Ti tokovi lahko povzročijo vklop parazitnega tiristorja, ki lahko vezje uniči (več o tem glej v nadaljevanju). Temu problemu se izognemo tako, da umestimo enega ali več priključkov čim bližje intrinzičnemu tranzistorju. 94 Več o bipolarnem tranzistorju glej v poglavju Bipolarna integrirana vezja. T. Dogša: Uvod v integrirana vezja 81 B E E n+ p+ B n-otok n p p-substrat VSS VSS Slika 2.93: Bipolarni substratni tranzistor, ki ga je moč izdelati s CMOS tehnologijo. Vir: lasten. 2.9.4. DIODA V CMOS tehnologiji ni možno izdelati bipolarne diode z obema plavajočima elektrodama. Na razpolago imamo le diodi, ki imata eno elektrodo vezano na napajalno napetost (slika 2.94 a, b in c). MOS upor je v bistvu dioda s kvadratno karakteristiko in pragovno napetostjo UT (slika 2.94 d). V bipolarni oziroma v BiCMOS tehnologiji, ki bosta obravnavani kasneje, naredimo diodo z ustrezno vezanim bipolarnim tranzistorjem (slika 2.95). Slika 2.94: Razpoložljive diode v CMOS tehnologiji. Vir: lasten. Slika 2.95: Realizacija diode v bipolarni tehnologiji. Vir: lasten. 82 T. Dogša: Uvod v integrirana vezja 2.9.5. Razpoložljivi elementarni gradniki – tehnologija CMOS N-OTOK Pestrost gradnikov je za načrtovalca zelo pomembna lastnost določene tehnologije. Na sliki 2.96 je prikazan nabor elementarnih gradnikov, ki jih nudi predhodno obravnavana tehnologija CMOS n-otok, ki ima eno kovinsko in eno polikristalno plast. Največji nabor ima BiCMOS tehnologija, ki bo obravnavana kasneje. Ker lahko tuljavo z nekaj ovoji in nekvaliteten lateralni PNP napravimo prav z vsako tehnologijo, nista posebej narisana. D G S D G S E B Vss n+ n+ p+ p+ n+ p+ p+ n-otok n-otok p E n+ B p+ n-otok a) NMOS b) PMOS Vss c) substratni PNP tranzistor Vss k Vdd a a b p+ n+ n+ p+ n+ n+ n-otok n-otok p-substrat Vdd k n+ n-otok a b p-substrat p+ Vss a f) n-otok upor d) e) a a b b a b n+ p+ n-otok p-substrat a b a b a b h) P+ difundiran upor i) poly upor g) N+ difundiran upor Vss a b a b a p+ n+ n+ n-otok p-substrat a b a b j) M-poly kondenzator k) MOS kondenzator Slika 2.96: Razpoložljivi elementarni gradniki – tehnologija CMOS n-otok. Vir: lasten. T. Dogša: Uvod v integrirana vezja 83 2.10. TIRISTORSKI POJAV V CMOS VEZJIH Vsaka NPN oziroma PNP struktura je lahko parazitni bipolarni tranzistor. Glede na razdalje (širina baze) in koncentracijo primesi so nekateri parazitni tranzistorji tako slabe kakovosti, da jih pri analizi ni treba upoštevati. Pri določenih pogojih (npr. kadar so pn-spoji blizu drug drugega) lahko dobimo dobre bipolarne tranzistorje, ki lahko znatno oziroma pogubno vplivajo na delovanje vezja. Hkrati s parazitnim vertikalnim tranzistorjem se pojavlja tudi lateralni, to je takšen tranzistor, pri katerem injekcija nosilcev poteka predvsem v vodoravni smeri (glej sliko 2.97). lateralni PNP vertikalni PNP p+ p+ p+ n-otok n p p-substrat VSS Slika 2.97: Lateralni in vertikalni bipolarni tranzistor. Vir: [WESTE,2005]. Na sliki 2.98 je prikazan presek CMOS invertorja. Takoj se vidi, da narisane strukture hkrati z dvema MOS tranzistorjema tvorijo tudi nekaj vertikalnih NPN in nekaj lateralnih PNP tranzistorjev. Narisana sta samo dva, ki bosta v nadaljevanju imela poseben pomen. Vss Vdd Q p+ n+ n+ p p+ p+ n+ n n p Tn p Tp Vss Q Vdd Slika 2.98: Dva izmed parazitnih bipolarnih tranzistorjev. Vir: [WESTE,2005]. p+ n+ n+ p p+ p+ n+ Če med tranzistorjema vrišemo še povezave ( n glej sliko 2 n .99), vidimo, da sta povezana v vezavo, ki ustreza tiristorju (glej sliko 2.100 a). Tranzistor p Tp ima veliko tokovno ojačenje Tn (h = 80 - 500), medtem ko je lat p eralni Tn precej slabš Tp i (h = 0,01 - 1). Pri normalnem FE FE obratovanju so vsi pn-spoji zaporno polarizirani in oba tranzistorja sta zapr ta. Recimo, da je izhod Q priključen na zunanjo napetost, ki za trenutek (npr. napetostna konica) naraste nad napetost Vdd za več kot 0,6 V. V tistem trenutku je spoj p+-substrat polariziran v prevodni smeri in proti Vdd v n-otoku steče tok, kar pomeni, da so v bazo Tp injicirane vrzeli. Zaradi tega se za trenutek za malenkost poveča kolektorski tok tranzistorja Tp, ki povzroči povečanje kolektorskega toka Tn. Kljub temu da je napetost na izhodu Q padla pod Vdd, se ta proces 84 T. Dogša: Uvod v integrirana vezja Vss Vdd Q nadaljuje, saj gre za pozitivno povratno vezavo, ki v trenutku povzroči, da oba tranzistorja začneta močno prevajati. Tak p+ o nas n+ tane skor n+aj k p ratek pst + ik med p+ obe n m + a napajalnima napetostima. Posledica je katastrofalna - prevelik tok unič n i vezje. Ker n lahko ta pojav modeliramo s tiristorskim modelom, ga imenujemo tiristorski pojav (latch-up) p . V smislu parazitnih elementov Tn bi lahko govorili tudi o parazitnem tiri p storju. Tp Vss Q Vdd p+ n+ n+ p p+ p+ n+ n n p Tn p Tp Slika 2.99: Parazitna tranzistorja sta med seboj povezana v vezavo, ki ustreza modelu tiristorja. Vir: [WESTE,2005]. Vdd Vdd Tp Tp Tn Tn Vss Vss a b Slika 2.100: Električni model, ki ustreza vezavi parazitnih tranzistorjev; (a) poenostavljen, (b) z dodanimi parazitnimi upornostmi. Vir: [WESTE,2005]. Za zmanjšanje verjetnosti nastopa tiristorskega pojava uporabljamo vrsto pristopov, od katerih navajamo samo nekatere (več o tem glej v [WESTE,2005]): 1. povečanje razdalje med tranzistorji, 2. ustrezno dopiranje in dodatne plasti, 3. omejevanje toka v substratu (področje, v katerem teče tok v substratu, naj bo čim bolj omejeno), 4. varnostni obroči95 5. zaščitne diode na vhodih in 6. električna ločitev PMOS tranzistorjev od NMOS. Analiza električnega modela s slike 2.100 nam pove, da povratna vezava med Tp in Tn preide v pozitivno, če je produkt tokovnih ojačenj obeh tranzistorjev večji od 1. Mnoge rešitve zato temeljijo na zmanjšanju ojačenj obeh tranzistorjev. To lahko storimo s povečanjem širine baz in z večjo razdaljo med NPN in PNP tranzistorji. 95 Angl.: guard rings. T. Dogša: Uvod v integrirana vezja 85 E B n+ Ds p-substrat vezje VSS VSS E B Ds p+ p+ n+ n+ n n-otok presek p p-substrat p+ p+ n+ Da n-otok n+ VSS tloris p-substrat Slika 2.101: Če imamo substrat priključen samo v eni točki, se pojavijo substratni tokovi pri substratnem tranzistorju in substratni diodi Ds. Vir: [WESTE,2005]. Naslednji pristop temelji na ideji, da je treba poloviti nosilce, ki so se preveč oddaljili od svojega vira. Posebej so nevarne diode, katerih ena elektroda je substrat oziroma otok in substratni tranzistor (glej sliko 2.101). S priključevanjem substrata na napajalno napetost na čim več mestih prostorsko omejujemo tokove v substratu. Na podobni ideji temeljijo varnostni obroči. Tavajoče nosilce polovimo tako, da okrog p-otoka namestimo močno dopiran obroč, ki ga priključimo na Vss (glej sliko 2.102). Le-ta pritegne nase vse pozitivne nosilce (vrzeli) in tako prepreči, da bi prišli v p-otok oziroma v bazo parazitnega PNP tranzistorja. Podobno lahko ogradimo tudi n-kanalne MOS tranzistorje in substratne diode. Ker parazitna upornost med napajalno napetostjo in obročem zmanjšuje uspešnost pobiranja blodečih nosilcev, priključimo obroče s čim več kontakti na kovinsko povezavo, ki je povezana z napajalno napetostjo. p p Vss Vdd p+ n+ PMOS NMOS tranzistorji tranzistorji p p p p n-otok p Slika 2.102: Varnostni obroči. Znotraj obroča so tranzistorji zaščiteni pred nosilci, ki tavajo po substratu. Vir: [UYEMURA,1995]. 86 T. Dogša: Uvod v integrirana vezja Vhodni tranzistorji v perifernem področju oziroma v vhodnih celicah ali gradnikih96 so zelo izpostavljeni elektrostatičnemu naboju. Tipična zaščita je sestavljena iz upora R (polikristalni silicij) in dveh diod (glej sliko 2.103), ki sta vezani na napajalni napetosti. Pri napetosti, ki je višja od Vdd, začne prevajati D1, pri napetosti, ki je nižja od Vss pa D2. Tokovi, ki tečejo proti mestu, kjer je priključena napajalna napetost, so potencialni iniciatorji tiristorskega pojava. To nevarnost zmanjšamo z varnostnim obročem, ki ga namestimo okrog diod (glej sliko 2.104 b). Vdd D1 kontaktna blazinica R D2 Vss Slika 2.103: Vhodni del periferne celice v digitalnem vezju. Tipično zaščitno vezje tvorijo: R (polikristalni upor), D1 in D2. Vir: [UYEMURA,1995]. Tudi na izhodnih priključkih se lahko zgodi, da zunanja motnja preseže napajalno napetost. Ker so vhodne in izhodne celice najbolj izpostavljene tiristorskemu pojavu, jih posebej zaščitimo, notranjost čipa pa ogradimo z dvema zaščitnima obročema (glej sliko 2.105). impulz z napetostjo U Uta e obremenilna krivulja b a UDSmin UDD UDSa Utb Slika 3.11: Grafična analiza prenosne karakteristike. Točka d je maksimalni tok IDsa.. Vir: lasten. Grafična analiza. Karakteristiko MOS upora smo že obravnavali. Naj samo ponovimo, da na sliki 3.10 tranzistor Mb deluje neprestano v nasičenju in da bi radi določili prenosno karakteristiko. Grafično analizo izvedemo tako, da v izhodno karakteristiko tranzistorja Ma narišemo obremenilno krivuljo (glej sliko 3.11). U je enaka U in U je enaka U . Ko je GSa vh DS izh vhodna napetost 0 V, je izhodna napetost zmanjšana za pragovno napetost U . Izhodna napetost tb se ne bo spremenila tako dolgo, dokler vhodna ne preseže praga U (točka b). Sedaj začne Ma ta prevajati. Z večanjem U se veča tok in hkrati pada U oziroma U . Do točke c je tranzistor vh DSa izh Ma v nasičenju. Ker tok narašča s kvadratom U in ker podobno velja za MOS upor, pada GSa U linearno (kasneje bomo to podkrepili z enačbami). Med točkama c in d je Ma v linearnem izh področju. Sedaj imamo dovolj podatkov, da lahko skiciramo potek prenosne karakteristike (glej sliko 3.12). Zaključimo lahko, da Ma deluje v vseh treh področjih, zato je za analitični opis kompletne prenosne karakteristike treba upoštevati vse tri enačbe MOS tranzistorja. Iz prenosne karakteristike na sliki 3.12 vidimo, da ne dosegamo maksimalnega izkrmiljenja. Najvišja vrednost izhodne napetosti je za pragovno napetost U zgornjega tranzistorja nižja od tb UDD. Pri nizkih napajalnih napetostih je to seveda moteče, saj težko zagotovimo kriterije, ki jih zahtevajo logični nivoji. Kvantitativna analiza. Če želimo izpeljati pravilo za projektiranje, potrebujemo analitični opis prenosne karakteristike. Ugotovili smo, da je prenosna karakteristika sestavljena iz treh segmentov. Če upoštevamo rezultate grafične analize, lahko enačbo za prvi segment takoj napišemo: U  U - U ; 0  U  U izh DD tb vh ta Sedaj je na vrsti drugi segment, kjer smo ugotovili, da leži delovna točka obeh tranzistorjev v področju nasičenja. Najprej zapišemo osnovno vozliščno enačbo: I  I DSb DSa 104 T. Dogša: Uvod v integrirana vezja 1 W 1 W a ' 2 k U - U  k U - U (3.26) a  GSa ta  b ' b  GSb tb 2 2 L 2 L a b U in U izrazimo z vhodno napetostjo: U  U - U , U  U . To vstavimo v GSb GSa GSb DD izh GSa vh (3.26). Ko ta izraz uredimo, dobimo enačbo za drugi segment: k '  W / L U  U - U - U - U (3.27) izh DD tb  vh ta  a a a k '  W / L b b b Enačba velja v območju: U  U  ( U  U ) ta vh izh tb . Takoj vidimo, da je zgornja enačba padajoča premica, ki ima naklon: dU k '  W / L izh a a a A   - (3.28) u dU k '  W / L vh b b b Iz enačbe 3.27 lahko izračunamo preklopno napetost, ki je definirana pri UT = Uvh = Uizh: U - U A U DD ta u DD U    U (3.29) T ta - A - A u u Zgornja enačba nam pove, da lahko z ustreznim razmerjem dimenzij oziroma z ojačenjem dosežemo zahtevano preklopno napetost, če je ta večja od pragovne napetosti spodnjega tranzistorja. Slika 3.12: Prenosna karakteristika NMOS invertorja. UT je preklopna napetost in UP je preklopno področje. Levo (a) je uporabljen preprost kvadratični model tranzistorja, desno (b) pa model, ki bolj realno upošteva tudi podpragovno področje. Vir: lasten. T. Dogša: Uvod v integrirana vezja 105 Iz enačbe 3.27 je tudi razvidno, da je strmina drugega segmenta konstantna in odvisna samo od dimenzij obeh tranzistorjev. Ko sta oba tranzistorja v področju nasičenja, se vezje obnaša kot linearen ojačevalnik. V področju drugega segmenta leži tudi preklopna napetost UT (glej sliko 3.12). Ta segment je zanimiv tudi zaradi tega, ker se približno ujema s preklopnim področjem U . Ker želimo, da je le P -to čim ožje, mora biti drugi segment čim bolj strm. Ali z drugimi besedami: spodnji tranzistor mora biti čim širši, zgornji pa čim daljši. UDD UDD Mb x Q Mb Q x x Q Ma Ma USS USS a b Slika 3.13: Dva zgleda za geometrijo NMOS invertorja. Invertor z NMOS bremenskim uporom (a) in in s PMOS bremenskim uporom, ki se nahaja v n-otoku (b). Vir: lasten. Razmerje dimenzij obeh tranzistorjev pogosto označujemo z  : R W L a a   / (3.30) R W / L b b Tipične vrednosti  ležijo v intervalu od 15 do 30. Kljub temu da lahko potrebno vrednost R  določimo s pomočjo korespondence med napetostmi in logičnimi nivoji, še vedno ne R moremo enolično določiti dimenzije tranzistorjev, saj imamo samo eno enačbo in kar štiri neznanke. Dodatne pogoje za določitev bi dobili, če bi upoštevali še druge zahtevane lastnosti invertorja: hitrost, izhodna upornost, disipacija, maksimalni tok itd. Pri preklopu širših tranzistorjev teče večji tok, saj imajo nižjo izhodno upornost. S tem je povezana tudi hitrost delovanja, saj se parazitne kapacitivnosti hitreje napolnijo. Z večanjem  se hkrati tudi niža preklopna napetost in oži preklopno področje (slika 3.14). R Vendar pod mejo, ko jo določa pragovna napetost spodnjega tranzistorja, ne moremo. 106 T. Dogša: Uvod v integrirana vezja Slika 3.14: Vpliv  na prenosno karakteristiko. Vir: [ONG,1986]. R Če je zgornji tranzistor vrste NMOS, je U > 0 (glej sliko 3.15). Nastopi body pojav, ki poveča SB pragovno napetost Utb tega tranzistorja. Če primerjamo dve možni varianti na sliki 3.15, lahko ugotovimo, da je desna ugodnejša. Pri njej ne nastopa body pojav in tudi ojačenje (enačba 3.28) je zaradi nižje vrednosti procesne konstante 2 do 4-krat večje. Če imamo na razpolago tranzistor z vgrajenim kanalom, lahko napravimo zelo dober invertor, saj ima ta tranzistor v področju nasičenja zelo veliko upornost (glej sliko 3.16). Grafična analiza poteka podobno kot prej. Ker je drugi segment linearen, lahko izračunamo ojačenje tudi drugače, to je z analizo za majhne signale. Ugotovili bi, da je ojačenje enako107: A  - g  R u nad UDD UDD Mb B Mb S Ma Ma Uizh Uizh Uvh Uvh a b Slika 3.15: Body pojav nastopi, če sta oba tranzistorja iste vrste (a). Pri PMOS bremenu tega pojava ni (b). Vir: lasten. 107 Izpeljava je prepuščena bralcu. T. Dogša: Uvod v integrirana vezja 107 R izračunamo s paralelno vezavo upornosti bremena in izhodne upornosti Ma ter Mb. Že nad bežna primerjava karakteristik obeh variant bremena kaže, da ima tranzistor z vgrajenim kanalom izrazito večjo upornost. To se kaže tudi v zelo veliki strmini preklopne karakteristike. Kot je videti iz grafične analize, tokrat pragovna napetost zgornjega tranzistorja nima nikakršnega vpliva na prenosno karakteristiko. Tranzistor Ma lahko zato izkrmilimo skoraj do napajalne napetosti. UDD Mb Ma Uizh Uvh Slika 3.16: NMOS invertor z bremenom, napravljenim s tranzistorjem, ki ima vgrajen kanal. Vir: lasten. Omeniti moramo še eno prednost, to je relativno majhna občutljivost na spremembo napajalne napetosti. Če se UDD poviša, se obremenilna krivulja za enako vrednost vzporedno premakne na desno (glej sliko 3.17). Ta premik bistveno ne vpliva na strmino prenosne karakteristike niti na maksimalni tok (točka d). Slika 3.17: Karakteristika bremena s slike 3.16 (a) in grafična analiza (b). Vir: lasten. Če primerjamo obe varianti, lahko takoj ugotovimo, da je druga dosti boljša. Ne smemo pa pozabiti, da je tehnologija, ki omogoča tudi izdelavo tranzistorjev z vgrajenim kanalom, dražja. 108 T. Dogša: Uvod v integrirana vezja U I DSn izh Breme je MOS z vgrajenim kanalom U U U GSp GSn DD Breme je MOS z induciranim kanalom U U U vh DD DSn Slika 3.18: Primerjava prenosnih karakteristik. Vir: lasten. I DSn I DSn I 3.2.2. NAND IN NOR VRATA U DSn GSp U GSn U GSp b U GSn Z dodatnimi stikali lahko iz invertorja s slike 3.4 b zelo enostavno napravimo NOR oziroma NAND vrata. S paralelnim dodajanjem krmiljenih st a ikal se invertor spremeni v večvhodna N c OR U GSn vrata (slika 3.19). Za bremenski upor uporabimo eno izmed variant, ki smo jih obravnavali v prejšnjem poglavju. U DD U DSn U T U DD U DSn U DD U DSn a b c UDD UDD R U Mb izh a (1) f(x1) f(x2) U (2) U Q DD Uizh izh = U vh - U tp I DD Ma1 Ma2 A x1 x2 (3) U b izh = U vh - U tn b I USS DDmax (3) (3) B a b (4) -U (2) tp (4) U U tp tp (1) a c d c Slika 3.19: Dvov (5) U (5) tp hodna NMO U U U T U T S logična vrat U a D . V D ir:v h lasten. U DD U vh tn U tn a b Geometrija dvovhodnih vrat (glej sliko 3.20) je zelo podobna tisti, ki smo jo spoznali pri invertorju. Vsi stikalni tranzistorji imajo enake dimenzije, ki jih določimo podobno kot pri invertorju. Preklop bo opravljen, ko bo prevajal eden ali več tranzistorjev. Vrata tranzistorjev, ki prevajajo, so na istem potencialu. Enako velja za izvore in ponore. Zato lahko pri analizi spodnje prevajajoče tranzistorje obravnavamo kot enega, ki ima ustrezno večje dimenzije. Glede na sliko 3.20 se širina tega tranzistorja veča, kar pomeni, da je strmina karakteristike v preklopnem področju oziroma preklopna napetost odvisna od števila tranzistorjev, ki prevajajo. Možna sta dva pristopa: 1. Pri projektiranju izhajamo iz najbolj neugodne variante, to je, da prevaja samo en tranzistor. Dejanska preklopna napetost bo kvečjemu enaka ali pa manjša. 2. Na vsak vhod priključimo invertor, ki ga projektiramo na zahtevano preklopno napetost. Ker s tem dobimo AND vrata, moramo tudi na izhodu dodati invertor. T. Dogša: Uvod v integrirana vezja 109 UDD Q x1 x2 USS Slika 3.20: Ena izmed možnih geometrijskih struktur dvovhodnih NOR vrat. Vir: lasten. Pri zahtevanem  izračunamo dimenzije enega izmed stikalnih tranzistorjev s pomočjo R istega izraza kot pri invertorju (vsi ostali, razen bremena, imajo enake dimenzije): W L a a   / R W / L b b UDD UDD R Q Mb f(x1) Q Uizh x1 Ma1 f(x2) Ma2 x2 f(x1) x3 Ma3 Slika 3.21: Trovhodna NMOS NAND vrata. Vir: lasten. Podobno kot smo tvorili NOR vrata, lahko napravimo tudi NAND vrata. Tokrat vežemo stikalne tranzistorje zaporedno. Šele ko bodo vsi vklopljeni, bo stekel tok, ki bo povzročil padec napetosti na Mb. 110 T. Dogša: Uvod v integrirana vezja UDD Q x1 x2 x3 USS Slika 3.22: Ena izmed možnih geometrijskih struktur trovhodnih NAND vrat. Vir: lasten. Pri načrtovanju geometrije lahko spodnje tranzistorje delno združimo (slika 3.22) in tako zmanjšamo potrebno površino. Ker so pri preklopu vsa vrata na istem potencialu, lahko spodnje tranzistorje pri analizi obravnavamo kot enega (slika 3.23). Zopet vidimo, da lahko uporabimo kar rezultate, ki smo jih dobili pri analizi invertorja. Enačbo (3.30) ustrezno preoblikujemo in za n-vhodna NAND vrata dobimo: W / L ' W / n  L a a a  a    (3.31) R W / L W / L b b b b UDD UDD Q Q x1 x1 La L x2 x2 a' x3 x3 USS USS Wa a b Slika 3.23: Če je na vseh vhodih "1", lahko pri analizi spodnje tranzistorje združimo v enega, ki ima enako širino in je trikrat daljši. Vir: lasten. Zgled Kolikšne naj bodo dimenzije tranzistorjev v štirivhodnih NAND vratih, če je  = 20 in R je Wb/Lb = 1/4? Uporabljena je 0,8 m tehnologija. T. Dogša: Uvod v integrirana vezja 111 Projektiramo, kakor da gre za invertor. Iz enačbe (3.30) izračunamo Wa/L'a = 5/1. Če L'a razdelimo na štiri dele, so dimenzije vsakega Wa/La = 20/1. Do enakega rezultata pridemo, če uporabimo enačbo (3.31). Nato izberemo konkretne vrednosti. Pri 0,8 m tehnologiji so dimenzije vseh tranzistorjev: Breme: Wb/Lb = 1,2 m/4,8 m. Vsak izmed spodnjih tranzistorjev: Wa/La = 16 m/0,8 m. 3.2.3. SPLOŠNO DECIZIJSKO VEZJE Stikala lahko dodajamo bremenskemu uporu ne samo v serijski oziroma paralelni vezavi, ampak poljubno. Na ta način lahko realiziramo poljubno decizijsko vezje. Pri analizi oziroma sintezi upoštevamo naslednja pravila:  Paralelna vezava: OR operator.  Zaporedna: AND operator.  Povezava z bremenom: negacija. Zgled 1 Ugotovi logično funkcijo, ki jo opravlja narisano vezje. UDD Q A D E B C F G H US S Slika 3.24 Zgled logičnega vezja. Vir: lasten. Najprej določimo logično funkcijo, ki jo opravljajo stikala, ki ležijo pod bremenom (MOS uporom): Q = (B+C)A+(F+G+H)(D+E) Nato to funkcijo negiramo in dobimo končni rezultat: Q = /((B+C)A+(F+G+H)(D+E)). Načrtovanje oziroma sinteza poteka v obratni smeri. Najprej logični izraz preoblikujemo v negirano obliko, nato pa funkcijo, ki je negirana, napravimo s stikali. V primeru, da potrebujemo negiran vhod, dodamo na ta vhod invertor. Konkretno dimenzioniranje tranzistorjev poteka podobno kot pri NAND oziroma NOR vratih. Preklopna napetost je odvisna od števila tranzistorjev, ki prevajajo. Določitev najbolj neugodnega primera pri združevanju stikalnih tranzistorjev je sedaj dosti zahtevnejše, zato ga ne bomo obravnavali. Nekaj napotkov: 112 T. Dogša: Uvod v integrirana vezja  Najprej določimo dimenzije invertorja.  Če zaporedno vezane tranzistorje projektiramo podobno kot NAND vrata, lahko preprečimo, da bi se preklopna napetost povečala.  Pri kompleksni strukturi postopamo drugače: Če želimo pri poljubni vhodni vrednosti vedno enako preklopno napetost, potem na vsak vhod priključimo invertor, ki ima zahtevano preklopno napetost. Pogosto je zaradi tega potrebno dodati invertor tudi na izhodu. Za vse ostale tranzistorje pa izberemo minimalne dimenzije. Postopek načrtovanja bomo ilustrirali na naslednjem zgledu: Zgled 2 Dimenzije invertorja, ki ustreza preklopnim zahtevam, so: Wb/Lb = 1/4 in Wa/La=4/1. Uporabljena bo 0,8 m tehnologija. Napravi sintezo NMOS vezja, ki realizira logično funkcijo: Q = /(x1+/x2x3+x2) Najprej sestavimo vezje, ki opravlja funkcijo: Q = x1 + /x2x3 + x2. Nato dodamo breme. Negirano vrednost vhoda /x2 dobimo z dodatnim invertorjem. Dimenzioniranje:  Vsa bremena: Wb/Lb = 1/4 = 1,2 m/4,8 m.  Enojni stikalni tranzistorji: Wa/La = 4/1 = 3,2 m/0,8 m.  Dva zaporedno vezana stikalna tranzistorja: Wa/La = (4/(1/2)) = 8/1 = 6,4 m/0,8 m. UDD UDD Q Q x2 x1 x3 x2 x1 x3 /x2 /x2 UDD Slika 3.25 Zgled logičnega vezja. Vir: lasten. T. Dogša: Uvod v integrirana vezja 113 3.3. PRIMITIVNI CMOS LOGIČNI GRADNIKI CMOS logični gradniki so sestavljeni iz NMOS in PMOS tranzistorjev. CMOS tehnologija je sicer zahtevnejša kot NMOS, vendar lastnosti CMOS gradnikov prekašajo tiste, ki jih lahko napravimo z NMOS tehnologijo. Osnovni koncept CMOS logičnega gradnika je sistem komplementarnih stikal (slika 3.26).Stikala morajo biti tako krmiljena, da nikoli ne nastopi kratek stik med napajalno napetostjo in maso. Takoj opazimo, da ne glede na logično stanje, iz napajalnega vira ne teče noben tok in da ima vezje izhodno upornost enako nič. To je tudi najbolj preprost idealiziran model CMOS logičnega gradnika. UDD UDD UDD R /f(Uvh) f(Uvh) f(Uvh) f(Uvh) Uizh Uizh Uizh Uvh Uvh Uvh a b c Slika 3.26: Osnovni koncept CMOS logičnih gradnikov je sistem komplementarnih stikal. Vir: lasten. V naslednjem podpoglavju bomo obravnavali CMOS invertor, nato pa obravnavo razširili na splošna decizijska CMOS vezja. 3.3.1. MOS STIKALO Stikalo je eno izmed najpogosteje uporabljenih elementov v logičnih vezjih. Vsa CMOS logična vezja so sestavljena iz samih MOS stikal. Zelo pogosto uporabljamo stikala tudi v analognih vezjih. Npr. SC vezja108 imajo ogromno stikal, ki jih krmilimo z urinim signalom. Zaradi izjemne vloge stikala ga bomo v tem podpoglavju podrobneje obravnavali. 108 Switched Capacitor Circuits - obravnavali jih bomo kasneje. 114 T. Dogša: Uvod v integrirana vezja I R AB f(t) OFF RON OFF I I AB AB A B A B ON RON ROFF UAB UAB a b UAB c Slika 3.27: Idealno stikalo (a), model realnega stikala (b) in njegova karakteristika (c). f(t) je program stikala. Vir: lasten. Idealno stikalo ima v stanju vklopa upornost nič (R = 0) in takrat ni na njem nobenega ON padca napetosti. Ko pa je izklopljeno, ima neskončno upornost (R = ). Pri realnih stikalih OFF teh vrednosti ne dosegamo, ampak se jim samo bolj ali manj približamo. Dobro stikalo naj ima čim nižjo R in čim večjo R ter naj bo čim hitrejše. Stikala, ki jih nameravamo uporabiti v ON OFF analognih vezjih, naj imajo R in R čim bolj linearni, zato da stikalo ne bo popačilo ON OFF signala. Višina napetosti, ki ostane na stikalu, ko je vklopljeno, ni odvisna samo od R , ampak ON tudi od toka, ki takrat teče skozi stikalo. To napetost bomo označili z U . AB(on) Vklop oziroma izklop sprožimo s signalom, ki je lahko napetost ali tok. Obravnavali bomo samo napetostno krmiljena stikala. Z Uk(t) bomo označili krmilno napetost, ki je v bistvu funkcija časa oziroma program stikala. UDD UDD UDD f(Uk(t)) A B A A B UAB U1 f(Uk(t)) USS USS USS a b Slika 3.28: Dve tipični umestitvi stikal: stikalo z eno sponko na napajalni napetosti oziroma masi (a) in stikalo, kjer sta obe sponki na spreminjajočih napetostih (b). Vir: lasten. Vsak element, čigar upornost se izrazito spreminja v odvisnosti od krmilnega signala, lahko uporabimo kot stikalo. Ker MOS tranzistor izpolnjuje te pogoje, je zelo primeren stikalni element. Najprej bomo obravnavali MOS stikalo, ki ima eno izmed sponk priključeno na napajalno napetost (slika 3.29). Ker je v večini primerov USS = 0 V, bomo to v nadaljevanju upoštevali. Izrazi bodo zaradi tega preglednejši, na sam postopek pa ta poenostavitev ne bo bistveno vplivala. T. Dogša: Uvod v integrirana vezja 115 Slika 3.29: NMOS stikalo. Vir: lasten. Vrata MOS tranzistorja bomo krmilili z napetostjo, ki se bo skokovito spreminjala od 0 V na UDD in nazaj. Izhodni tok MOS tranzistorja je odvisen od krmilne napetosti in od U . Ko je DS U < U , tranzistor ne prevaja. Kljub temu teče majhen zaporni tok pn-spojev, ki pa je zelo GS t majhen (nekaj 10 pA). To pomeni, da je R zadostno velika. Večja težava nastopa pri R . OFF ON IDS ON UGS=UDD OFF UGS= 0V U DS Slika 3.30: MOS tranzistor ima nizko upornost samo v linearnem področju. Vir: lasten. Ker ima MOS majhno upornost samo v linearnem področju, moramo pri stikalu zagotoviti, da bo vedno izpolnjen pogoj U < (U – U ) (glej sliko 3.30). Če je U majhen, lahko DS GS t DS kvadratni člen v enačbi, ki opisuje triodno območje, zanemarimo: W I  k'  U - U  U DS n GS tn DS  L Dobili smo linearen upor, čigar vrednost je: U 1 DS R   ON (3.32) I , W DS k U - U n  GS tn  L V bistvu je to dinamična upornost, ki jo ima tranzistor v delovni točki IDS = 0. V tabeli 3.2 je prikazanih nekaj tipičnih vrednosti R . Šele z zelo veliko širino tranzistorjev oziroma visoko ON krmilno napetostjo lahko dobimo nizko R . Z večanjem razmerja W/L se manjša R in s tem ON ON tudi napetost U . Žal se hkrati tudi večajo parazitne kapacitivnosti. Pri dimenzioniranju AB(on) moramo torej napraviti kompromis med hitrostjo in R . Zelo pogosto je točka A priključena na ON 116 T. Dogša: Uvod v integrirana vezja vrata nekega MOS tranzistorja. Ker v njegova vrata ne teče noben tok, je lahko R relativno ON velika. V takem primeru ima lahko stikalni MOS najmanjše dimenzije. Tabela 3.2: R v odvisnosti od U in W/L (k'n = 110 A/V2, U = 0,7 V). Vir: lasten. ON GS t RON RON UGS W/L=1 W/L=10 1 V 30K 3,0K 2 V 6,9K 0,69K 3 V 3,9K 0,39K 4 V 2,7K 0,27K 5 V 2,0K 0,20K Zgled Projektiraj NMOS stikalo, ki naj ima pri toku 1 mA napetost na sponkah manjšo od 0,5 V (U < 0,5 V). Drugi podatki: k'n = 110 A/V2, U = 0,7 V, krmilna napetost AB(on) t Uk=UDD = 5 V. Ker se linearno področje začne pri U = 0 V in konča pri U -U = 5 V-0,7 V = 4,3 V, DS GS t bo tranzistor globoko v linearnem področju. Ker je največja napetost na stikalu 0,5 V, lahko izračunamo maksimalno R : ON  U 5 , 0 R DS  V  5, 0  k ON I mA 1 DS Iz (3.32) izrazimo W/L: W 1 1    , L R  k U U ON n  - GS tn  5 , 0 103 110 10-6 5 - 7 , 0  , 4 2 Dimenzije zaokrožimo navzgor in dobimo W/L = 5/1. Če je NMOS stikalo umeščeno med dve spreminjajoči napetosti, se obravnava rahlo zaplete. Krmilna napetost U je sedaj odvisna od velikosti UA oziroma UB. Ker je USB > 0, nastopi GS tudi dvig pragovne napetosti (body pojav). Slika 3.31: NMOS stikalo. Vir: lasten. T. Dogša: Uvod v integrirana vezja 117 R ROFF RON UA Slika 3.32: Karakteristika NMOS stikala v odvisnosti od UA. Vir: lasten. Paziti moramo na napetost UA, ki ne sme biti prevelika, saj je U = U - UA. Večja bo UA, GS k manjša bo U , kar pomeni tudi višjo R (glej sliko 3.32). Tranzistor bo prevajal, če bo U GS ON GS večja od pragovne napetosti, oziroma ko bo U = UDD in bo UA majhna. Če potencial na vratih k priključimo na maso, potem bo U vedno negativna in takrat tranzistor ne bo nikakor prevajal. GS Dobljene ugotovitve sedaj prikažimo v tabeli: Uk = "1 " oziroma U = UDD vklop k Uk = "0 " oziroma U = 0 izklop k S paralelno vezavo PMOS tranzistorja in komplementarnim krmiljenjem lahko delno kompenziramo nelinearnost R (slika 3.33 in 3.34). Tovrstno CMOS stikalo imenujemo tudi ON prenosna celica (transmission gate). To vezje smo že podrobneje obravnavali v poglavju Upor. Tam smo ga uporabili za realizacijo linearnega upora. Če je zahtevano, da se lahko potencial U1 nahaja znotraj napajalnih napetosti, je lahko maksimalni padec napetosti UAB na stikalu, ko prevaja: -0,6 V < UAB < 0,6 V. Pri majhnih tokovih tega pogoja ni težko izpolniti. Projektiranje CMOS stikala: Ker sta vezana paralelno, vsak tranzistor dimenzioniramo na vrednost 2RON. Uk M p Uk B A A B U1 Mn Uk Uk a b Slika 3.33: Prenosna celica: (a) struktura, (b) simbol. Vir: lasten. 118 T. Dogša: Uvod v integrirana vezja IAB U1=+2V 200uA 100uA U1=0V R2,76k 0 U1= -2V -100uA -200uA 0 -400mV -200mV 200mV 400mV UAB Slika 3.34: Potek I-U karakteristike oziroma RON neke prenosne celice, ko je stikalo vklopljeno (glej tudi sliko 2.82). Vir: lasten. MOS stikala oziroma prenosne celice uporabljamo tudi pri statičnih in dinamičnih logičnih vezjih. Pri slednjih so eden izmed najbolj bistvenih elementov. Za zgled poglejmo dvovhodni multiplekser, ki ga prikazuje slika 3.35. Ko je S = 1, prevaja TG1, TG2 pa ne. Za S = 0 se zgodi ravno obratno. S A T S B S Slika 3.35: Analogni dvovhodni multiplekser. Vir: lasten. Naslednji zgled (slika 3.36) prikazuje vzorčevalno vezje, ki periodično vzorči signal Uvh in skuša vsaj neka časa ohraniti vzorčeno vrednost signala. MOS tranzistor deluje kot stikalo, ki mora čim hitreje napolniti kondenzator na napetost Uvh. Ko gre urin signal v logično ničlo, MOS izklopi in napetost (vzorec napetosti Uvh) ostane na kondenzatorju. Ker ima neinvertirajoči ojačevalnik zelo visoko izhodno upornost in ojačenje 1, se enaka napetost pojavi na nizkomskem izhodu. Če bi imeli idealno stikalo, kondenzator in ojačevalnik z neskončno vhodno upornostjo, bi se vrednost vzorca ohranila poljubno dolgo. V realnosti napetost na kondenzatorju počasi pada, saj se le-ta prazni preko izhodne upornosti MOS stikala in delno tudi preko vhodne upornosti ojačevalnika. T. Dogša: Uvod v integrirana vezja 119 Clk Uizh Uvh + - Slika 3.36: Preprosto vzorčevalno vezje (sample-and-hold circuit) vsebuje MOS stikalo. Vir: lasten. 3.3.2. CMOS INVERTOR CMOS invertor je sestavljen iz dveh komplementarnih stikal, ki ju napravimo s komplementarnima tranzistorjema. Najprej bomo določili prenosno karakteristiko uizh = f(uvh) in nato poiskali povezavo med preklopno napetostjo in dimenzijami tranzistorjev. UDD UGSp Mp IDp IDn uvh uizh M U n GSn Slika 3.37: CMOS invertor. Vir: lasten. Preklopna karakteristika Tako kot pri prejšnjih pristopih bomo tudi tukaj najprej z grafično analizo določili približni potek prenosne karakteristike. Zopet nas bo zanimala preklopna napetost. V začetku bomo predpostavili, da imata oba komplementarna tranzistorja popolnoma simetrične karakteristike. Zrcaljeno karakteristiko PMOS tranzistorja, ki smo jo zaradi večje preglednosti označili s črtkano črto, vrišemo v izhodno karakteristiko NMOS tranzistorja. Ker sta obe izhodni karakteristiki parametrizirani, je analiza dokaj nepregledna. Zato so na sliki 3.39 posebej narisane tri značilne točke: a, b in c. 120 T. Dogša: Uvod v integrirana vezja U I DSn izh Breme je MOS z vgrajenim kanalom U U U GSp GSn DD Breme je MOS z induciranim kanalom U U U vh DD DSn Slika 3.38: Grafična analiza. Vir: lasten. Dokler U ne doseže pragovne napetosti NMOS tranzistorja, tako dolgo se U ne vh izh spr I em DSn I DSn eni. NMOS je zaprt. Ker so vrata PMOS tranzistorja priključena na visoko napetost, le-ta U I DSn GSp prev U iz a h ja in na izhodu je UD BD re . m K e je o M dose OS z ž I e DSn U napetost U , začne NMOS prevajati (točka a na vh tn vgrajenim kanalom sliki 3.39 a). Z večanjem U se veča U in manjša U . Delov U GSp U na točka a se U vzpenja po vh GSn GSp GSn U GSn DD karakteristiki navzgor in U pada. Ko je U enaka približno polovici UDD, teče skozi oba izh vh U GSp U Bre G m S e n tranzistorja največ b ji tok (točka bje MOS z inducirani m na kana sl lo i mki 3.39 b)109. Takrat sta oba tranzistorja v področju a nasičenja. Ker sta v tem področju karakteristik c i zelo položni, se presečišče (delovna točka) zelo U hi GSn tro premakne na levo. To pomeni veliko strmino v ustreznem delu prenosne karakteristike. Pri še višji U preide NMOS v linearno področje in PMOS se začne počasi zapirati (točka c na vh U DD U DSn U T U U DSn U a sliki 3.39 c). Ko b U naraste do tak DD U e mere, da je U < U , je PMO DD S zapr DSn t, NMOS pa prevaja. vh GSp tp c NMOS ima takrat nizko, PMOS pa visoko izhodno upornost, kar lahko modeliramo kot vklop U U DD U DSn oziroma izklop ustreznega stikala. vh U izh a (1) U (2) DD U izh = U vh - U tp I DD I DSn I DSn I A DSn U GSp (3) U U GSn b izh = U vh - U tn b I U GSp U DDmax b GSn (3) (3) B a c (4) U -U GSn (2) tp (4) U U tp tp (1) a c d U DD U DSn U T c U DD U DSn U DD U DSn a b c (5) U (5) U vh U T U DD U vh tp U T U DD U tn U tn a b Slika 3.39: Tri pomembne delovne točke, ki smo jih dobili z grafično analizo. Maksimalni tok je v točki b. Vir: lasten. U izh a (1) U (2) DD U izh = U vh - U tp I DD A (3) U izh = U vh - U tn b b I DDmax (3) (3) 109 B To v splošnem ne velja, saj nimamo nikoli popolnoma komplementarnih karakteristik. (4) -U (2) tp (4) U U tp tp (1) a c d c (5) U (5) tp U U U T U T U DD vh U DD U vh tn U tn a b U I DSn izh Breme je MOS z vgrajenim kanalom U U U GSp GSn DD Breme je MOS z induciranim kanalom U U U vh DD DSn I DSn I DSn I DSn U GSp U GSn U GSp b U GSn a c T. Dogša: Uvod v integrirana vezja U 121 GSn U U DSn U T U DSn U DD U DD U DD DSn a b c Če sproti vnašamo napetosti delovnih točk v polje (U , U ), dobimo približen potek izh vh prenosne karakteristike. U izh a (1) U (2) DD U izh = U vh - U tp I DD A (3) U b izh = U vh - U tn b I DDmax (3) (3) B (4) -U (2) tp (4) U U tp tp (1) a c d c (5) U (5) tp U U U T U T U DD vh U DD U vh tn U tn a b Slika 3.40: (a) Prenosna karakteristika CMOS invertorja in (b) potek toka. Vir: lasten. Z grafično analizo lahko hitro ugotovimo, da do preklopa pride v območju (A, B), kjer sta oba tranzistorja v nasičenju. To pomeni, da bomo pri ugotavljanju preklopne napetosti U T uporabili enačbe za področje nasičenja. Najprej zapišemo enačbo za vozlišče, v katerem je definirana izhodna sponka: I  I 0 D D n p 1 I  k U - U 2 1   U D n  GS t   n DS  n n n n 2 1 I  - k - U  U 2 1-   U D p  GS t   p DS  p p p p 2 Neznane napetosti izrazimo z znanimi: U  U in U  U DS izh n GS vh n U  U - U  0 DD GS vh p U - U  U 0 DD izh DSp 1 k U U  U k U U U  U U n  - vh t 2   n izh  1 1 - p  -  DD vh t 21- p - izh DD   0 (3.33) n p 2 2 Dobili smo zelo zapleteno implicitno izraženo prenosno karakteristiko f(uvh,uizh) = 0. Z grafično analizo smo pred tem ugotovili, da je v točki preklopa ojačenje zelo veliko. Ojačenje v področju nasičenja je približno enako110: 110 Izpeljava ojačenja bo prikazana v poglavju, ki govori o enostopenjskih ojačevalnikih. 122 T. Dogša: Uvod v integrirana vezja A  - g  R u nad Ker nas v bistvu ne zanima ojačenje, ampak preklopna napetost, bomo za zdaj predpostavili, da je ojačenje neskončno. Ker je R odvisna od izhodne upornosti tranzistorjev, le-ta pa od , nad bomo vse člene z  v enačbi (3.33) zanemarili. Enačba (3.33) se zato poenostavi: 2 2 k  U - U  - k  U - U  U  0 (3.34) n vh t p DD vh t n p  Preklopna napetost je točka na prenosni karakteristiki, kjer je Uvh = Uizh = UT. Če to identiteto vstavimo v (3.34), lahko hitro izračunamo preklopno napetost UT: k  n U  U  U  DD t t R p n k  p U  T k  n 1   (3.35) R k p W / L Z R smo označili razmerje dimenzij obeh tranzistorjev: n n   R W / L p p Enačba (3.35) nam tudi pove, da lahko z R nastavljamo preklopno napetost (glej sliko 3.41) in da na preklopno napetost vpliva napajalna napetost UDD. Nestabilna UDD povzroča spremembo Ut, kar se odraža kot moteče tresenje signalov111. Pri projektiranju nas pogosto zanima, kolikšne morajo biti dimenzije tranzistorjev, da bo UT = UDD/2. Ta pogoj vstavimo v (3.35) in izračunamo potrebno razmerje R: 2 k   U  2 U    p  DD t p  R k   U - 2  U n  DD tn  Pri pogoju U > U se zgornji izraz poenostavi v: DD t W / L k  p n n    R W / L k  p p n ; velja samo, če je UT = UDD/2! (3.36) Ker je za silicijeva integrirana vezja kn = (2... 4)kp, mora biti R = 1/4...1/2, če želimo preklopno napetost, ki je polovica napajalne. To pomeni, da mora biti pri enako dolgih kanalih (LP = Ln) p-kanalni tranzistor 2 do 4-krat širši. Konkretne dimenzije tranzistorjev pa niso odvisne samo od preklopne napetosti, ampak tudi od zahtevane izhodne upornosti, maksimalnega toka in hitrosti. 111 Angl.: jitter of signal. T. Dogša: Uvod v integrirana vezja 123 1 uizh 2 uizh#1 3 uizh#2 4.50 BR=10 BR=1 BR=0,1 3.50 ] [V 2.50 izhU 1.50 500m 1 2 3 500m 1.50 2.50 3.50 4.50 Uvh[V] Slika 3.41: Preklopne karakteristike v odvisnosti od R. (Podatki: UDD = 5 V, Utn = 0,5 V, Utp = -0,5 V, kn = 28 A/V2, kp = 14 A/V2). Vir: lasten. Izhodna upornost Z grafično analizo smo ugotovili, da je po preklopu eden izmed tranzistorjev vedno v linearnem področju, kar pomeni, da ima invertor nizko izhodno upornost v obeh logičnih stanjih. Le v preklopnem področju, kjer sta obe karakteristiki zelo položni, nastopa visoka izhodna upornost, ki pa je odvisna od parametra . Če je  = 0, imata tranzistorja neskončno izhodno upornost. Nizka izhodna upornost je zaželena, saj se zaradi tega hitreje napolnijo parazitne kapacitivnosti. Izhodna upornost, ko je na izhodu logična ničla oziroma enica, je: 1 , 1 R  R  "0" W " 1 " W n k , U - U p k , U  U p  DD tp  n  DD tn  L L n p Uvh 50% Enačbi za preklopno napetost in izhodno upornost sta preko dimenzij povezani. Ui Z z at h o je nemogoče zadostiti hk5rat 0% i zahtevi glede preklopne napetosti in obeh izhodnih upornosti. Ta Uizh problem rešimo tako, da dodamo dodatni invertor na vhod in izhod. Ker prvi dikti 9 r0a % preklopno 10% napetost vezja, ga projektiramo na preklopno napetost, drugega pa na izhodno upornost (slika 3.42). t t pHL rLH trHL tpLH INV_vh INV_izh LOGIČNO VEZJE Uvh Uizh Slika 3.42: Z dodatnim invertorjem na vhodu nastavimo preklopno napetost, z izhodnim pa izhodno upornosti. LOGIČNO VEZJE je gradnik, s katerim realiziramo zahtevano logično funkcijo. V našem primeru bi to bil invertor. Vir: lasten. 124 T. Dogša: Uvod v integrirana vezja Zgled: Projektiranje CMOS invertorja Določi dimenzije CMOS invertorja, ki naj ima preklopno napetost na polovici napajalne. Ko je na izhodu logična ničla, naj bo sposoben požreti tok 1 mA. Pri tem toku izhodna napetost lahko zraste do največ 0,5V. Podatki: UDD = 5 V, Utn = 0,5 V, Utp = -0,5 V, kn = 100 A/V2, kp = 50 A/V2. Ker je zahtevana samo ena izhodna upornost in preklopna napetost, obstaja rešitev. k p 50  10 6 - 1 Ker je U     T = UDD/2, z enačbo (3.36) izračunamo najprej R: R k 100  10-6 2 n Ker v stanju logične ničle prevaja NMOS, bomo na podlagi zahteve glede toka in napetosti najprej določili njegovo izhodno upornost nato pa potrebne dimenzije: U 0, V 5 R DS    0, k 5  ON I mA 1 DS Iz (3.32) izračunamo Wn/Ln: Wn 1 1    , L R k U U n ON n  - GSn tn  5 , 0 103 100 10-6 5 - 5 , 0  , 4 4 Dimenzije zaokrožimo na Wn/Ln = 5/1 in nato izračunamo še dimenzije PMOS tranzistorja: W / L n n 5 10 W / L    p p  5 , 0 1 R Moč Povprečna moč, ki se troši na invertorju, je (glej sliko 3.44): t t 2 1 U 2 P  p t dt DD  i   (3.37) DD  t  dt t - t t - t 2 1 t 2 1 t 1 1 Natančna analiza trošenja moči je zahtevna, saj imamo opravka z nelinearnim dinamičnim vezjem. Zato je določanje natančnega analitičnega izraza za tok i (t), ki teče iz napajalnega DD vira, zelo težko (glej sliko 3.43). T. Dogša: Uvod v integrirana vezja 125 uvh(t) uvh(t) UT UT Utn Utn t iDD (t) t iDD (t) t1 t2 t t1 t2 t Slika 3.43: Približen potek toka i , pri neobremenjenem (levo) in s kapacitivnostjo DD obremenjenem izhodu (desno). Vir: lasten. Analizo bomo poenostavili s tem, da bomo skušali oceniti posamezne deleže, ki prispevajo k povprečni moči. Predpostavili bomo, da je skupna povprečna moč enaka vsoti statične in povprečne dinamične moči in da je na izhod priključen kondenzator C, katerega kapacitivnost je večja od parazitne kapacitivnosti invertorja: P  P  P s d Statična moč je tista, ki se troši, ko vezje miruje v enem izmed logičnih stanj. Ker je takrat eden izmed tranzistorjev vedno zaprt, ne teče iz UDD skoraj noben tok. Če smo natančni, teče samo zaporni tok pn-spojev112, ki znaša nekaj deset nA. Konkretna vrednost je odvisna od površine vseh pn-spojev v vezju. Pri nekaj voltih napajalne napetosti znaša P približno s nekaj W. UDD i (t) DD Mp ic IDn u (t) u vh izh C Mn Slika 3.44: Na izhod CMOS invertorja je priključena parazitna kapacitivnost C. Vir: lasten. Dinamična moč je tista moč, ki se troši pri preklopu. S kondenzatorjem C bomo modelirali parazitno kapacitivnost, ki je priključena na izhod. Namesto da bi skušali določiti konkretne tokove in napetosti, poglejmo, kaj se dogaja s kondenzatorjem. Energija na kondenzatorju je povezana z močjo, ki se troši na tranzistorjih, saj tokovi, ki polnijo kondenzator, tečejo tudi skozi oba tranzistorja. Ob preklopu (na izhodu naj bo "1") se kondenzator nabije na napetost UDD, oziroma sprejme energijo: 112 Pri submikronskih tehnologijah ni več zanemarljiv, npr. pri 0,13μm tehnolodgiji znaša 12 -25% celotne moči. 126 T. Dogša: Uvod v integrirana vezja 2 CU DD W  c 2 Ob spremembi stanja kondenzator to energijo odda invertorju. Skupna energija, ki jo kondenzator sprejme in odda v času T, je torej 2W . Kvocient energije in časa je v bistvu C povprečna dinamična moč, ki se je potrošila na obeh tranzistorjih: 2 Wc 2 P   fCU d DD T uvh(t) Na dokaj enostaven način smo prišli do zelo pomembnega rezultata. UT Že pri grafični analizi smo ugotovili, da pri preklopu steče za trenutek tok tudi skozi oba Utn tranzistorja (glej sliko 3.39 b). Tega toka do sedaj nismo upoštevali. Poglejmo, od česa je odvisen in kdaj ga lahko i z DD ane (t) marimo. Ker nas tokrat ne zanima tok, ki teče v kondenz t ator, le- tega odstranimo. Sedaj teče iz napajalnega vira tok samo skozi oba tranzistorja v maso. Potek toka, ki je prikazan na sliki 3.45, je zelo podoben kompletnemu toku, ki teče iz baterije (slika 3.43). t1 t t 2 uvh(t) t iDD (t)-ic(t) t Slika 3.45: Tok skoz uvh( i t oba t ) ranzistorja pri velikem gradientu113 vhodnega signala pri neobremenjenem izhodu. Glede na sliko 3.43 se je povprečna vrednost disipacije zmanjšala. Vir: lasten. Pri nizki u ni toka. iD N D a (t t ) o -i c( t t ok ) narašča in pri preklopni napetosti steč t e največji. Z nadaljnjim vh naraščanjem u tok zopet pade. Natančno vrednost povprečne moči bi lahko izračunali z vh integralom (glej enačbo (3.37)). Ker gre v bistvu za povprečno površino pod funkcijo i -i , DD c takoj vidimo, da bo površina večja, če bo u počasneje naraščala (slika 3.46). Če se u vh vh ustavi t na preklopni napetosti U , lahko invertor celo uničimo. Zato se pogosto zahteva, da je gradient T u dovolj velik. V tem primeru lahko tudi delež dinamične moči, ki smo ga pravkar opisali, vh zanemarimo. 113 To je hitrost vzpenjanja signala. uvh(t) UT Utn t iDD (t) t1 t t 2 uvh(t) t iDD (t)-ic(t) T. Dogša: Uvod v integrirana vezja 127 t uvh(t) t iDD (t)-ic(t) t Slika 3.46: Tok skozi oba tranzistorja pri majhnem gradientu vhodnega signala. Glede na sliko 3.43 se je povprečna vrednost disipacije povečala. Vir: lasten. Primerjava vseh deležev kaže, da je daleč največji delež moči, ki nastane zaradi polnjenja parazitnih kapacitivnosti. Zato bomo moč, ki se troši na invertorju, ocenili z: 2 P  fCU (3.38) DD Vidimo, da je moč proporcionalna frekvenci ure. Hitreje bo vezje delovalo, večja bo moč. Ker so današnja vezja zelo hitra, nastopa problem odvajanja toplote. Enačba (3.38) ponuja dve možnosti: zmanjšanje parazitnih kapacitivnosti in zmanjšanje napajalne napetosti. Z manjšanjem dimenzij tranzistorjev se zmanjšajo tudi parazitne kapacitivnosti. Med pragovno napetostjo in UDD mora obstajati dovolj velika razlika, da lahko zadostimo logičnim nivojem. Če želimo znižati napajalno napetost na nizko vrednost, moramo znižati tudi pragovne napetosti tranzistorjev. V začetnem obdobju tehnologije MOS so bile pragovne napetosti nekaj voltov, danes so že pod enim voltom. Veliko današnjih integriranih vezij deluje s 3,3 V napajanjem. Zaradi kompatibilnosti mnogi čipi uporabljajo tudi vgrajene stabilizatorje napetosti, tako da navzven še vedno delujejo s 5 V napajanjem. VDD VDD Q x x Q VSS VSS b a Slika 3.47: Tipična geometrijska struktura CMOS invertorja v tehnologiji n-otoki. Vir: lasten. 128 T. Dogša: Uvod v integrirana vezja Prednosti CMOS vezij v primerjavi z NMOS logičnimi vezji  Zelo majhna poraba električne energije, ko je vezje v mirovanju.  Nizka izhodna upornost logične ničle in enice.  Enostavno nastavljanje preklopne napetosti. 3.3.3. DINAMIČNE LASTNOSTI CMOS INVERTORJA Do sedaj smo v glavnem zanemarili dinamične lastnosti invertorja. V tem podpoglavju bomo na kratko opisali najpomembnejše vzroke, ki vplivajo na hitrost delovanja CMOS invertorja. Prvi je v parazitni kapacitivnosti bremena in povezav, drugi pa v parazitnih kapacitivnostih samega MOS tranzistorja. Ker je njihova določitev zahtevna, si večinoma pomagamo s simulatorjem. V nadaljevanju bomo napravili kratko kvalitativno analizo; podrobnejša je v [WESTE,2005]. UDD UDD M M p p ic UDD u (t)=0 u (t) u vh ic u vh izh izh C M C n M n Slika 3.48: Ko je na izhodu "1", se mora kondenzator skozi Mp napolniti, ob "0" se skozi Mn prazni. Vir: lasten. Kadar prevladuje kapacitivnost bremena, lahko kapacitivnosti tranzistorja zanemarimo. V tem primeru se analiza delno poenostavi. Predpostavimo, da je na izhod invertorja priključen eden ali več CMOS logičnih gradnikov. Parazitno kapacitivnost bremena in povezav lahko modeliramo kar z linearnim kondenzatorjem (slika 3.48). Hitrost naraščanja U in zakasnitev izh (glej sliko 3.49) je odvisna predvsem od C in od izhodne upornosti CMOS invertorja. Če želimo simetrično zakasnitev oziroma čas vzpona (enaka za logično 1 in 0), morata imeti tranzistorja enake izhodne upornosti. Izhodno upornost lahko manjšamo z večanjem razmerja W/L, vendar se s tem hkrati tudi veča površina vrat, kar pomeni večjo kapacitivnost tranzistorja in spremeni se preklopna napetost. Ta problem rešujemo z dodatnim invertorjem na vhodu in izhodu (glej sliko 3.42). Uvh 50% Uizh Uizh 50% 90% 10% t t pHL rLH trHL tpLH Slika 3.49: Zak INas V_ ni vh tev (t ) in čas vzpona ( INV_iz t h ) sta v splošnem različna za prehod iz 1 v 0 in p r LOGIČNO obratno. Vir: lasten. VEZJE Uvh Uizh T. Dogša: Uvod v integrirana vezja 129 Z velikimi kapacitivnostmi se srečamo predvsem pri logičnih gradnikih, ki povezujejo zunanjost čipa z njegovo notranjostjo. Zunanja bremena in kontaktna blazinica imajo veliko kapacitivnost (lahko tudi nekaj pF). Kljub bremenom z zelo veliko upornostjo so za hitro delovanje potrebni zelo široki izhodni tranzistorji, včasih tudi z razmerji W/L večjimi od 100. 3.3.4. SPLOŠNO CMOS DECIZIJSKO VEZJE Izhodišče za sintezo CMOS decizijskega vezja je pravilnostna tabela oziroma logična funkcija Q  f ( x ,.. x ) 1 n , ki ji mora ustrezati iskano logično vezje. U DD x1 CMOS : Q=f(x1, ..xn) : xn Slika 3.50: Splošno CMOS decizijsko vezje. Vir: lasten. Rešitve bomo iskali v množici stikal, ki so razdeljena v dve skupini. Obe skupini naj bosta med seboj povezani tako kot prikazuje slika 3.51. NMOS tranzistorji morajo ob ustrezni kombinaciji vhodnih podatkov preklopiti izhod na USS oziroma na maso. To lahko izrazimo kot negiran izhod Q: _ Q  f ( x ,... x )  ( ,... )  ( ,... ) 1 n oziroma Q f x x f x x 1 n n 1 n Negirano funkcijo, ki jo bomo ustvarili z NMOS stikali, smo označili s f . Če ostane kakšen n vhodni signal negiran, ga moramo z dodatnim invertorjem negirati. UDD /x1 PMOS /xn Q x1 x1 : : NMOS xn xn Slika 3.51: Ena izmed možnih struktur splošnega CMOS decizijskega vezja. Vir: lasten. 130 T. Dogša: Uvod v integrirana vezja V drugi skupini so sami PMOS tranzistorji, ki bodo skrbeli, da bo ob določeni kombinaciji vhodnih podatkov izhod priključen na napajalno napetost UDD. Ker PMOS tranzistorje vklaplja negiran vhodni signal, moramo funkcijo f samo preurediti tako, da bo izražena izključno z negiranimi argumenti114. Če za kakšen vhodni signal to ni mogoče, ga moramo z dodatnim invertorjem negirati. Tako preurejeno funkcijo bomo označili s f : p Q  f ( x ,... x ) p 1 n Ko smo določili obe funkciji, sledi sinteza za vsako skupino. Pri tem uporabljamo naslednji pravili: OR operator pomeni vzporedno vezavo stikal, AND pa zaporedno. Za zgled si poglejmo sintezo NOR vrat. Zgled Napraviti sintezo CMOS vezja, ki naj izvaja funkcijo NOR vrat: Q  x  x . 1 2 Najprej določimo f : Q  x  x n 1 2 To logično funkcijo ustvarimo z dvema paralelnima NMOS tranzistorjema, ki sta krmiljena z x in x . 1 2 Sedaj je na vrsti f . Če uporabimo De Morganovo pravilo, dobimo: p Q  x  x  x  x 1 2 1 2 Ker je zahtevana IN operacija, moramo serijsko vezati dva PMOS tranzistorja. Na koncu še med seboj povežemo pripadajoče vhode obeh skupin: /x in x ter /x in x . 1 1 2 2 Dobimo naslednjo CMOS strukturo vezja, ki ga prikazuje slika 3.52. Za ilustracijo je še dodana ena izmed možnih geometrijskih struktur, ki je bila načrtovana s profesionalnim CAE/CAD orodjem. UDD x2 x1 Q x1 x2 x2 x1 Slika 3.52 Zgled CMOS decizijskega vezja. Vir: lasten. 114 Isti signal x1 je označen kot /x1 za PMOS tranzistorje. Zato pare xj samo /xj kar povežemo in ne vstavljamo invertorjev. T. Dogša: Uvod v integrirana vezja 131 3.4. DINAMIČNA MOS VEZJA Kondenzator, ki ga napolnimo, lahko nekaj časa obdrži naboj oziroma napetost. V bistvu se obnaša kot najpreprostejši analogni pomnilni element. Na podlagi te lastnosti je nastala skupina vezij, ki jih imenujemo dinamična vezja. Poznamo logična in analogna dinamična vezja. V tem podpoglavju bomo spoznali podskupino logičnih dinamičnih vezij. Razložili bomo samo osnovno idejo dinamičnih logičnih vezij. Obširna razlaga je v [WESTE,2005]. Za začetek izberimo dva izmed množice logičnih gradnikov in ju povežimo s stikalom. Ker nas zanima predvsem princip delovanja, bomo izbrali najbolj enostavne gradnike (glej sliko 3.53). Tudi preprosto MOS stikalo bi lahko zamenjali s prenosno celico. Kondenzatorja, ki naj deluje v določenem intervalu kot pomnilni element, ne dodajamo posebej, ampak izkoriščamo kar parazitno kapacitivnost naslednjega logičnega gradnika. Zato smo ga narisali črtkano. UDD  U Uizh DS1 M 1 M 3 M 2 Uvh C Slika 3.53: Preprosto dinamično logično vezje. Vir: [WESTE,2005]. Stikalo naj bo krmiljeno z urinim signalom . Predpostavimo, da je M3 v začetku odprt. Za zdaj naj se U spreminja ob poljubnih trenutkih. Tem spremembam bo verno sledil izhod vh prvega invertorja oziroma U (glej sliko 3.54 b). Ker je stikalo sklenjeno, se ta napetost DS1 ponovno invertira. Takoj opazimo, da izhodni signal zavzema enaka stanja, kot se pojavljajo na vhodu (slika 3.54 e). V trenutku t , naj se M3 zapre. Povezava med invertorjema je sedaj OFF prekinjena. Na kondenzatorju je ostala izhodna napetost prvega invertorja. Kljub temu da na vratih M3 ni krmilne napetosti, se kondenzator počasi skozi M3 prazni. Ura  naj bo tako hitra, da napetost ne bo padla pod preklopno napetost invertorja. Ker sta invertorja nepovezana, se spremembe na vhodu ne prenašajo naprej. Ob trenutku t začne M3 prevajati in U zopet ON izh zavzame stanje, kakršno je na vhodu M1. Povzemimo dosedanje ugotovitve. Dokler je bila  = 1, je veljalo U = U . Ko je ura izh vh prešla na 0, je izhod ostal na istem nivoju. Takoj vidimo, da ima te lastnosti zadrževalnik oziroma D flip-flop. Če bi hoteli zgraditi takšen zadrževalnik s statično logiko, bi potrebovali okrog 10 tranzistorjev. 132 T. Dogša: Uvod v integrirana vezja Uvh a U t DS1 b t  ON OFF ON c t t OFF ON t uc  d UT t Uizh e t Slika 3.54: Poteki napetosti. Vir: [WESTE,2005]. Vezje bo delovalo pravilno, če napetost na kondenzatorju C ne bo padla pod U . To pomeni, T da je frekvenca ure  navzdol omejena. Ura mora neprestano osveževati stanje na kondenzatorju. Pri vrednostih C, ki so velikostnega reda 10-15 F, in pri zapornih tokovih M3 (10-12 A) je minimalna frekvenca velikostnega reda nekaj milisekund. Padanje Uc je odvisno od časovne konstante  oziroma od produkta C in R . Pri razlagi smo zaradi poenostavljanja OFF zanemarili čas polnjenja kondenzatorja, ki naj bo čim krajši. Na sliki zaradi preglednosti to tudi ni narisano.  Slika 3.55: Simbol za dinamični invertor. Vir: [WESTE,2005]. S serijsko povezavo dinamičnih invertorjev lahko zelo enostavno zgradimo premikalne registre. Na kratko smo prikazali samo eno skupino dinamičnih logičnih vezij. Druge so podrobneje opisane v [WESTE,2005]. Tudi analogna vezja je možno načrtovati s podobno idejo, kot smo jo srečali tukaj (glej poglavje SC vezja). T. Dogša: Uvod v integrirana vezja 133 3.5. VPRAŠANJA IN NALOGE 1. Določi prenosno karakteristiko na grafični in na analitični način. (UDD = 5 V, kn' = 40 A/V2, Utn = 1 V, R = 10 K). UDD R 1/1 Uizh Uvh 2. Izpelji izraz za strmino prenosne karakteristike v preklopnem področju NMOS invertorja. 3. Nariši geometrijsko strukturo 2-vhodnih NAND vrat, ki bodo realizirana v CMOS tehnologiji (p-otoki). Uporabi karirast papir. Dimenzije vseh tranzistorjev naj bodo enake. Da bo vaja enostavnejša, ni potrebno upoštevati nobenih dimenzijskih pravil. Položaj sponk (X1, X2, VDD, VSS) naj bo v geometrijski strukturi približno tak, kot je na spodnji sliki. VDD M4 M3 Q X1 M2 X2 M1 VSS 4. Ugotovi, kaj predstavlja narisana geometrijska struktura. Nato nariši poenostavljeno prenosno karakteristiko, ki je sestavljena iz treh linearnih segmentov. Minimalna napetost na izhodu je približno 0,12 V. Izračunaj preklopno napetost. Body pojav pri izračunu zanemari. Izračun preklopne napetosti preveri s simulatorjem. Podatki: V = 5 V VDD DD VSS = 0 V kn = 40 A/V2 Utn = 1 V  = 0,6 V1/2 C A VS S 134 T. Dogša: Uvod v integrirana vezja 5. Projektiraj NMOS invertor, ki bo imel preklopno napetost UT  1,5 V in maksimalni tok iz napajalnega vira naj ne bo večji od 100 μA. Tehnologija je 0,8 m. Pri izračunu predpostavi, da je Uizh min  0 V. Podatki: UDD = 5 V, Utn = 0,7 V, kn = 110 A/V2. 6. Dimenzioniraj CMOS negator, ki bo imel preklopno napetost UT = 3 V 20 %. Tehnologija je 0,8 m. UDD =5V UGSp M Podatki: p Wp k Lp n = 110 A/V2 I k p p = 50 A/V2 I U n tn = 0,7 V Mn U Wn tp = -0,7 V v u h i u zh Ln UGSn USS 7. S simulatorjem določi prenosno karakteristiko uizh = f(uvh) za CMOS invertor pri različnih  ( = 0,1, 1 in 10). CMOS invertor je izdelan v 5m tehnologiji. Izračunaj preklopne R R napetosti za dana razmerja dimenzij in jih primerjaj z vrednostmi, ki jih dobiš s simulatorjem. Prenosne karakteristike naj bodo narisane na skupni sliki. Kolikšna je maksimalna vrednost toka, ki teče iz napajalne napetosti ( = 1, parazitne kapacitivnosti R zanemari)? UDD U Podatki: GSp Mp UDD = 5 V U I tn = 0,5 V Dp Utp = -0,5 V IDn k uvh u n = 28 A/V2 izh M U n k GSn p = 14 A/V2 8. Pri kolikšni vhodni napetosti na vhodu x1 preklopi vezje, če je na vhod x2 priključena logična 0 (0 V) oziroma logična 1 (5 V)? Predpostavi, da bosta M1 in M2 takrat v področju nasičenja. Podatki: k = 40 A/V2, k = 20 A/V2, U = 1 V, U = -1 V,  = 0,02 V-1, n p tn tp n  = 0,04 V-1. p 5V M 2 10/5 x1 5/5 5/20 x2 M 1 M 3 T. Dogša: Uvod v integrirana vezja 135 9. Izračunaj preklopno napetost, ki jo ima narisana CMOS struktura. Tehnologija je CMOS z n substratom. Ostali podatki: k = 40 A/V2, k = 20 A/V2, U = 1 V, U = -1 V, V =0 V n p tn tp SS in V =5 V. Skiciraj prenosno karakteristiko. DD VDD b a l VSS 10. Preklopna napetost naj bo 2,5 V, minimalna napetost logične enice pa 4 V. Ostali podatki so enaki kot pri nalogi 6. Na izhod priključimo breme, ki povzroči padec napetosti, takrat ko je na izhodu logična enica. Kolikšne so konkretne dimenzije tranzistorjev, če je tok v breme 1 mA ? VDD M p Ib=1mA u (t)=0 Rb u vh izh=4V Mn VSS 11. Realiziraj 4-vhodna NALI vrata s CMOS tranzistorji. U DD A B  F C D 12. Realiziraj naslednjo funkcijo s CMOS tranzistorji: F = /(( A· B ) + ( C· D )) 13. Napravi sintezo logičnega vezja, ki je sestavljeno iz samih NMOS tranzistorjev in opravlja naslednjo logično funkcijo: Q = (x1x2+x1x4+/x3). Preklopna napetost vezja naj bo UT  1,5 V in maksimalni tok iz napajalnega vira za vsak NMOS upor naj ne bo večji od 100 μA. Ostali podatki so enaki kot pri nalogi 5. Določi tudi konkretne dimenzije tranzistorjev. 136 T. Dogša: Uvod v integrirana vezja 14. Realiziraj logično funkcijo Q = /(( A + B + C )·D + (C·/E)) z NMOS tranzistorji. 15. Realiziraj funkcijo F = /(( A + B + C)· D) s CMOS tranzistorji. 16. S CMOS tranzistorji realiziraj dvovhodni multiplekser, ki je opisan z naslednjo tabelo: krmilni vhod A B C F C x 0 0 0 A F x 1 0 1 B 0 x 1 0 1 x 1 1 17. Nariši električno vezje na nivoju CMOS tranzistorjev in geometrijsko strukturo za D flip-flop na spodnji sliki. FLIP-FLOP Q IN LD LDBAR T. Dogša: Uvod v integrirana vezja 137 4. NAČRTOVANJE ANALOGNIH VEZIJ Že pri načrtovanju primitivnih logičnih gradnikov smo se srečali s problemi, ki so značilni za analogna vezja. Vsak logični gradnik smo dejansko obravnavali kot analogno vezje, ki ima predpisano prenosno karakteristiko. Ker je načrtovanje analognih vezij zelo zahtevno, bomo v tem poglavju obravnavali le preproste115 analogne gradnike. Tabela 4.1: Tipični gradniki analognih vezij. Vir: lasten. Primitivni elementi: Primitivni analogni sklopi:  MOS tranzistorji  delilniki napetosti  bipolarni tranzistorji  tokovni viri (generatorji)  upori  tokovna zrcala, tokovni ojačevalniki  kondenzatorji  enostopenjski ojačevalniki  diode  transkonduktančni ojačevalnik  diferenčni napetostni ojačevalnik  izhodne stopnje  analogni množilniki  vezja za premik enosmernih nivojev (nivojski pomikalniki)  stabilni referenčni napetostni in tokovni viri Zaradi tehnoloških omejitev moramo pri načrtovanju analognih vezij upoštevati določene omejitve. Omenili bomo samo najpomembnejše:  Izdelamo lahko le tuljave z majhno induktivnostjo (nekaj ovojev).  Na razpolago imamo samo kondenzatorje z majhno kapacitivnostjo. Ker zavzemajo relativno veliko površino, jih skušamo uporabiti čim manj.  Ojačevalne stopnje so večinoma enosmerno povezane116, kar povzroča nezaželeno lezenje delovne točke.  Če je le mogoče, naj bodo lastnosti analognega vezja odvisne od razmerij geometrij in ne od absolutnih vrednosti.  Ker velike linearne upornosti zahtevajo veliko površino, jih skušajmo zamenjati z nelinearnimi upori, ki so glede površine ugodnejši.  Z manjšanjem minimalnih dimenzij tranzistorjev se niža dovoljena napajalna napetost117. Ker smo najbolj primitivne gradnike oziroma elemente že srečali v prejšnjih poglavjih (tranzistorji, upori, kondenzatorji), se bomo tukaj poglobili le v tipične nizkokompleksne analogne gradnike. Poimenovali jih bomo primitivni analogni sklopi (building blocks). Začeli bomo z najbolj enostavnim sklopom, to je delilnikom napetosti, končali pa z analizo in projektiranjem preprostega CMOS komparatorja. 115 Več o zahtevnejšem načrtovanju je v [PLETERŠEK,2006]. 116 Spodnja frekvenčna meja je odvisna tudi od kapacitivnosti veznega kondenzatorja ter vhodne in izhodne upornosti. Kljub visoki vhodni upornosti MOS vezij se za NF področje kondenzatorji uporabljajo le izjemoma. 117 5m tehnologija je UDDmax = 5V in za 0,130m tehnologijo je UDDmax = 3,3V. 138 T. Dogša: Uvod v integrirana vezja 4.1. PRIMITIVNI ANALOGNI SKLOPI V naslednjih podpoglavjih bomo obravnavali najbolj tipične analogne sklope. Naučili se bomo, kakšne so njihove posebnosti in kako jih dimenzioniramo. Začeli bomo s preprostimi delilniki napetosti, nato bomo prešli na tokovne vire (generatorje) oziroma tokovna zrcala. Sledila bosta enostopenjski in CMOS diferenčni ojačevalnik. Posebno podpoglavje je namenjeno izhodnim stopnjam in stabilnim virom referenčne napetosti. Z večino prej naštetih sklopov lahko zgradimo preprost dvostopenjski komparator. 4.1.1. DELILNIKI NAPETOSTI Delilnik napetosti se uporablja kot atenuator ali pa za nižanje enosmerne napetosti. Atenuator je najbolj preprosti analogni sklop. To je dvovhodno vezje, pri katerem je izhodna napetost za faktor k manjša od vhodne. Če je linearen, ga lahko uporabljamo tudi za dušenje signalov. Kadar želimo samo znižati enosmerno napetost, zahteva za linearnost ni več tako pomembna. Pri atenuatorju je zaželeno, da je njegova karakteristika v uporabnem intervalu, katerega bomo označili z (U ,U ), čim bolj linearna. Idealni atenuator opisuje naslednja a b karakteristika:  k  U   vh U U U U   b vh a (4.1) izh  poljubna U  U  U a vh b kjer je k  1 Hkrati s faktorjem k je lahko predpisana tudi vhodna oziroma izhodna upornost. Uizh Uvh Uizh = k U . vh Uizh 45° k<1 Ub Ua Uvh a b Slika 4.1: Atenuator kot dvovhodno vezje (a) in njegova karakteristika (b). Vir: lasten. Linearni delilnik Ker obstaja več možnih variant, se bomo omenili samo najpogostejše. Začeli bomo kar s strukturo, ki jo poznamo iz osnov elektronike (glej sliko 4.2). Če sta oba upora linearna (npr. difuzijska upora), se delilnik odlikuje po svoji preprostosti in linearnosti. T. Dogša: Uvod v integrirana vezja 139 Rg I d R2 + I b Uvh Uvh' - R1 Uizh Rb Rvh Rizh Slika 4.2: Struktura in obremenitev linearnega delilnika. Vir: lasten. R U  kU 1  U (4.2) izh vh vh R  R 1 2 Če poznamo k, lahko takoj določimo razmerje R1/R2. Znana formula je veljavna le, če lahko zanemarimo Ib v primerjavi z Id, kar pomeni, da naj bo Rvh>>Rg in Rizh< 2Ut. Z analizo bomo poiskali povezavo med dimenzijami tranzistorjev in napetostjo delilnika U . Ugotovitve bomo kasneje potrebovali pri projektiranju. Ker lahko v MOS vezjih R pogosto zanemarimo tok bremena I (glej sliko 4.2 in 4.3), velja: b I  I 2 1 Oba tranzistorja sta v področju nasičenja. Če še zanemarimo  in body pojav, lahko zapišemo naslednji izraz: 1 W 2 1 W 2 ' 2 k  ' 1 U - U  k U - U (4.3) n GS 2 tn  n  GS 1 tn 2 L 2 L 2 1 Neznane napetosti izrazimo z znanimi: U  U - U in U  U - U GS 1 R SS GS 2 DD R Zaradi večje preglednosti vpeljemo konstanto  : R W / L   1 1 (4.4) R W / L 2 2 Ko enačbo (4.3) uredimo, dobimo naslednji izraz: U - U    DD tn R  U U tn SS  U  (4.5) R 1  R Projektiranje (dimenzioniranje) Projektiranje teče v obratni smeri in je enostavnejše kot analiza. Ker je pri vsakem projektiranju možnih več rešitev, se za najbolj ugodno odločimo glede na naš cilj. Tipični cilji so: 1. čim nižja obremenitev napajalnega vira, 2. čim manjša površina, 3. čim večje približanje zahtevati napetosti UR. V večini primerov je treba napraviti kompromis. Glede na naš začetni cilj si najprej izberemo tok delilnika ali pa minimalne dimenzije enega tranzistorja. Če pri MOS vezjih ni eksplicitno zahtevana določena vhodna oziroma izhodna upornost, lahko sklepamo, da bo na izhod priključeno breme z neskončno vhodno upornostjo. Najnižji tok je okrog 10A. Če poznamo tok in napetost, lahko iz enačbe za nasičenje izračunamo potrebne dimenzije spodnjega tranzistorja: W I 1 DS 1  (4.6) L 1 ' 1 k U - U n  GS tn 2 1 2 T. Dogša: Uvod v integrirana vezja 141 Če ne dobimo celega razmerja in moramo zato zaokroževati, tok IDS ustrezno povišamo. Nato s podobno enačbo izračunamo še dimenzije drugega tranzistorja. Če se odločimo, da izberemo minimalne dimenzije npr. spodnjega tranzistorja, najprej izračunamo tok delilnika: 1 W I  k U - U DS n  GS tn 2 ' 1 1 2 L 1 Nato pa izračunamo s pomočjo enačbe 4.6 še dimenzije zgornjega tranzistorja, ki v večini primerov več ne bodo minimalne. Dimenzioniranje MOS uporov smo obravnavali že pri poglavju MOS upor. Kadar je zahtevan padec na MOS uporu precej večji od njegove pragovne napetosti, lahko uporabimo več zaporedno vezanih MOS uporov, če želimo prihraniti pri površini. Slabost večjega števila MOS tranzistorjev je povečanje pragovne napetosti (body pojav) in povečanje občutljivosti na temperaturo. Body pojav lahko delno zmanjšamo, če uporabimo PMOS in NMOS tranzistorje. Ker morajo biti vsi tranzistorji v področju nasičenja, je minimalni padec na vsakem enak U  Ut. Iz tega sledi, da je število zaporednih tranzistorjev omejeno119 glede na UDD in Ut. Pri izbiri dimenzij tranzistorjev se lahko tudi odločimo za povečanje toka120, če se zaradi tega zmanjša površina ali če imamo težave pri zaokroževanju dimenzij. Zgled Projektiraj NMOS delilnik napetosti, ki bo izdelan z 2m tehnologijo in bo imel pri majhnem toku čim manjšo površino. U = 10 V, U = 0 V, U = 4 V, kn' = 28 A/V2, U = 1 V. DD SS R tn Ker ni nobenih zahtev glede R in R , bomo izbrali tok delilnika 10 A. Takoj vh izh opazimo, da bo na obeh MOS uporih napetost dosti večja od pragovne. Zato bomo zaporedno vezali več MOS uporov in tako prihranili pri površini. Najprej izračunajmo, kolikšen padec napetosti se ustvari na MOS uporu, ki ima minimalne dimenzije (3 m/2 m oziroma 3/2) in skozi njega teče tok 10 A. Iz enačbe za MOS upor ali iz enačbe za nasičenje izračunamo U : GS 2 I  L U  U DS   U  V 69 , 1 GS DS k '  W tn n Če si izberemo U = 2 V, bo tekel malo večji tok, vendar bomo lahko ohranili GS minimalne dimenzije. Izračunajmo ta tok: 1 ' W I  I  k 2 1 -   21 d DS 1 n  U U GS 1 tn  A 2 L 1 119 To velja samo, če ne želimo, da leži delovna točka vsakega tranzistorja v podpragovnem področju. 120 Potreben je kompromis med tokom in površino. 142 T. Dogša: Uvod v integrirana vezja Vidimo, da se je sicer povečal, vendar je še vedno zelo majhen. Ker bo na vsakem MOS tranzistorju padec 2 V, lahko enostavno določimo strukturo delilnika. UDD =10V Id =21A 3/2 3/2 3/2 UR = 4V 3/2 3/2 Slika 4.4: NMOS delilnik napetosti. Vir: lasten. Ker nismo upoštevali body pojava, je dejanska UR manjša121. Če bi se odločili za realizacijo z difuzijskimi upori, bi bila skupna upornost 1 M. Če je plastna upornost p-otoka npr. R =1 k/, bi pri v 2 m tehnologiji znašala površina SH upora približno 4000 m2. Kljub temu da smo pri našem zgledu uporabili 5 MOS tranzistorjev, je njihova skupna površina z upoštevanjem kontaktov in povezav manjša122. CMOS delilnik Body pojav lahko odpravimo123, če napravimo delilnik s komplementarnima tranzistorjema. Ker sta analiza in sinteza zelo podobni NMOS delilniku, bomo podali samo zgled. UDD Wp/Lp UR Wn/Ln Slika 4.5: CMOS delilnik. Vir: ALLEN,2002. 121 Simulacija delilnika: UR = 3,39 V. 122 Površina minimalnega tranzistorja je približno 1616 = 256 m2. 123 To velja, če imamo samo en NMOS in en PMOS. T. Dogša: Uvod v integrirana vezja 143 Zgled Kolikšne so dimenzije CMOS delilnika? Podatki so enaki kot pri prejšnjem zgledu (kp' = 14 A/V2, U = -1 V). Ker ima PMOS nižjo procesno konstanto, bomo tp tokrat poskusili samo z dvema tranzistorjema. Na NMOS tranzistorju mora biti 4 V, na PMOS pa 6 V. Iz enačbe (4.6) izračunamo potrebna razmerja obeh tranzistorjev, ki znašajo: Wn/Ln = 10/125 = 2/25 in Wp/Lp = 2/35. Pri 2 m tehnologiji so dimenzije tranzistorjev: Wn/Ln= 3 m/37 m in Wp/Lp = 3 m/50 m. Če si namesto10 A, izberemo 100 A, se bodo tudi širine desetkrat povečale. Če gre za točen delilnik, kjer moramo zadostiti zahtevi UR±UR, potem izberemo CMOS delilnik, ki ima samo dva komplementarna tranzistorja. S tem se izognemo body pojavu. Ker se skušamo izogniti tudi zaokroževanju dimenzij, bosta tranzistorja imela večje dimenzije. 4.1.2. TOKOVNI GENERATORJI, TOKOVNA ZRCALA, TOKOVNI OJAČEVALNIKI Tokovni generator124 je v analognih integriranih vezjih eden izmed najpogosteje uporabljenih sklopov. Idealni tokovni generator daje konstanten tok, ne glede na pritisnjeno napetost, temperaturo in napajalno napetost (slika 4.6 a). Oba priključka sta lahko na poljubnem potencialu. Za delovanje ne potrebuje nobenega napetostnega vira. Ker ima neskončno notranjo upornost, je njegov tok neodvisen od pritisnjene napetosti. Realni se tem lastnostim lahko samo približa. Za pravilno delovanje vedno potrebuje napajalno napetost in element, ki ima vsaj del karakteristike položen. Ker ima le znotraj določenega intervala visoko izhodno upornost rizh, je tok delno odvisen tudi od napetosti (slika 4.6 d) in temperature T ter napajalne napetosti UDD. Slaba stran je tudi to, da je eden izmed priključkov vedno vezan na napajalno napetost (glej sliko 4.7). i i T, UDD,... rizh= u/ i I0 i i I0 + u u U u,T, UDD,... min U u max a b c d Slika 4.6: Karakteristika idealnega (a) in realnega tokovnega generatorja (d). V intervalu (U ) se element obnaša podobno kot tokovni generator. Tipična simbola (b in c). max,Umin Vir: lasten. 124 Pogost sinonim za generator je vir. 144 T. Dogša: Uvod v integrirana vezja Najpomembnejše statične lastnosti tokovnega vira so: vrednost toka I0, Umin in rizh. Če vplivi parametrov na tok niso izrazito nelinearne funkcije oziroma, če so spremembe parametrov relativno majhne, lahko karakteristiko tokovnega vira z linearizacijo zelo poenostavimo. Nezaželeno spremembo toka lahko v tem primeru preprosto izračunamo, le če poznamo posamezne občutljivosti S in notranjo upornost (izhodno upornost) rizh: Io Io I   U  / r  S T   S U  (4.7) 0 izh T UDD DD V nadaljevanju bomo prikazali samo nekaj izvedb najbolj preprostih tokovnih generatorjev. Vdd UREF Io Io Io UREF Io a b Slika 4.7: Večinoma v vezjih nastopata dve vrsti tokovnih generatorjev: tokovni ponor (a) in tokovni izvor (b). Obstaja tudi plavajoča izvedba tokovnega vira125. Vir: lasten. Preprost tokovni ponor. Za realizacijo tokovnega vira je primeren vsak element, ki ima vsaj del karakteristike zelo položen. Najprimernejša elementa sta MOS in bipolarni tranzistor, ki imata del izhodne karakteristike z zelo majhnim naklonom. MOS tranzistor ima v izhodni karakteristiki v območju nasičenja U  U -U zelo položno karakteristiko (slika 4.8) oziroma DS GS t visoko izhodno upornost. Ker pri nižjih napetostih strmina karakteristike zelo naraste oziroma upornost pade, mora delovna točka tokovnega generatorja ležati vedno v območju nasičenja. Konkretna nagnjenost v tem območju je odvisna od parametra . Manjši je , položnejša je karakteristika. Pri majhnem  je velikost toka odvisna samo od napetosti U . Z ustreznim GS izborom U oziroma U : REF GS in W/L lahko napravimo tokovni generator, ki daje zahtevan tok I0 1 W ' I  I  k U - U (4.8) 0 DS n  REF tn 2 2 L IDS UGS = UREF I I 0 0 A U REF U DS UDSmin = UGS - Ut a b Slika 4.8: Preprost tokovni ponor (a) in njegova karakteristika (b). Uporaben je samo do točke A, ki jo definira napetost UDSmin= UDS(sat) = UGS-Ut. Vir: lasten. 125 Ang. floating current source. T. Dogša: Uvod v integrirana vezja 145 Izhodna upornost tega tokovnega vira je identična izhodni upornosti tranzistorja v področju nasičenja: 1 1 r   (4.9) izh g  I 22 DS Njegova stabilnost je odvisna od stabilnosti referenčne napetosti U in od temperature. REF Ker bomo o referenčnih virih napetosti govorili v posebnem poglavju, bomo sedaj omenili samo eno izmed možnih variant, ki jo prikazuje slika 4.9. UDD R I 0 U REF Slika 4.9: Eno izmed vezij za izvedbo U , ki jih pogosto srečamo v integriranih vezjih. REF Slabost tega vezja je, da je U zelo občutljiva na spremembo napajalne napetosti. REF Vir: ALLEN,2002. Preprosto tokovno zrcalo. Povežimo vrata dveh MOS tranzistorjev, tako kot je narisano na sliki 4.10 a. Zanima nas, kolikšno je razmerje tokov Ia/Ib. Tranzistor Ma je zagotovo v področju nasičenja, saj ima vrata povezana na ponor. Tok I in napetost U tranzistorja Ma povezuje že DS GS znana enačba za nasičenje: 1 W ' a I  k U - U 2 1 U  (4.10) a n  GSa tn   DSa  2 La Položaj delovne točke tranzistorja Mb je odvisen od napetosti U oziroma od bremena in DSb napajalne napetosti. Le če bo delovna točka tranzistorja Mb vedno ležala v področju nasičenja, se bo Mb obnašal kot tokovni vir. V nadaljevanju bomo predpostavili, da Mb in Ma delujeta v področju nasičenja. Če upoštevamo, da imata tranzistorja enako napetost na vratih, enako procesno konstanto, enako pragovno napetost in približno enaki napetosti U , je DS razmerje tokov enako razmerju geometrij: I W / L 1  U  W / L a a a  DSa  a a   (4.11) I W / L 1  U  W / L b b b  DSb  b b Skoraj vedno izberemo, da je L = L V tem primeru se izraz in geometrijska struktura (glej a b. sliko 4.10) še dodatno poenostavi: 146 T. Dogša: Uvod v integrirana vezja I W a a  (4.12) I W b b I I a b I a I b Ma Mb U U GSa GSb GND a b Slika 4.10: Tokovno zrcalo (a) in njegova geometrijska struktura, kadar je L = L (b). a b Vir: ALLEN,2002. V bistvu smo dobili tokovno-tokovni ojačevalnik126 z ojačenjem Wb/Wa. Če sta tranzistorja popolnoma enaka, je tok I = I . Spremembam toka I a b a sledi tok Ib. Če bo Ia konstanten, bo tudi Ib konstanten. Ker se podoben pojav dogaja pri zrcalu, imenujemo ta ojačevalnik tokovno zrcalo (current mirror)127. Če je tok I konstanten, ga imenujemo referenčni a tok, Ma pa referenčni tranzistor. Kot smo že omenili, moramo pri načrtovanju paziti, da napetost U ne pade pod mejo, kjer DSb se začne linearno področje (U = U -U ), saj ima Mb v tem območju nizko izhodno DSb(min) GSb tn upornost in tok I postane zelo odvisen od U . Kot je razvidno iz enačbe (4.11) je razmerje b DS tokov odvisno samo od razmerja geometrij - absolutne vrednosti nimajo vpliva. Le-te vplivajo le na velikost minimalne U . DSb(min) Pomni! Če pri dimenzioniranju izhajamo samo iz zahtevanega razmerja tokov, dobimo neskončno možnih rešitev. Če pa poznamo tudi absolutne vrednosti tokov in UDS(min), obstaja samo ena rešitev. Zgled 1 Podatki za tokovno zrcalo na sliki 4.10 so: Ia = 100 A, Wa/La = 10/1 in Wb/Lb = 10/1, kn' = 20 A/V2, λ = 0,0 5V-1 . Izračunaj tok tokovnega ponora. Kolikšna je minimalna napetost, do katere še deluje tokovni ponor? Kaj moramo storiti, da jo zmanjšamo za polovico? Kolikšna je izhodna upornost generatorja? Iz enačbe (4.11) lahko izračunamo tok Ib: W / L 10 /1 b b I  I  100  A 100  A DSb W / DSa L 10 /1 a a 126 Ia je vhodni tok in Ib izhodni tok. 127 Nekateri uporabljajo izraz tokovna preslikava. T. Dogša: Uvod v integrirana vezja 147 Minimalna napetost pri kateri se Mb obnaša kot tokovni vir, je enaka točki, pri kateri se konča področje nasičenja: 6 - I 100 10 DSb U  U - U   1 V (4.13) DSb(min) GSb tn ' 6 - 1 k W 20 10 1  0 n b 2 L 2 1 b Če želimo znižati minimalno napetost UDSb(min), moramo povečati razmerje W /L . b b Da bi ohranili enako razmerje tokov, je potrebno povečati tudi razmerje W /L .Če a a štirikrat povečamo razmerje W/L obeh tranzistorjev (W /L = 40/1 in a a W /L = 40/1), bo še vedno I = I , le U bo 0,5 V. b b a b DSb(min) Izhodna upornost: 1 1 r    200 k izh 6  I 0, 05100 10- b Zgled 2 Projektiraj tokovni 80 A ponor (glej sliki 4.9 in 4.10), ki bo deloval do najmanj 1 V. Drugi podatki so: UDD = 5 V, kn' = 110 A/V2, Utn = 0,7 V. Najprej izračunamo minimalno razmerje dimenzij tranzistorja Mb, ki bo zagotavljal tok 50 A: 6 W I 80 10- 16 b b    L 1 - b k U    n  DSb 2 ' 1 6 11 110 10 1 (min) 2 2 Izberemo Wb/Lb = 22/11 = 2/1. Ker smo zaokrožili dimenzije, ponovno izračunamo UREF: 6 I 80 10- DSb U  U   U   0,7  1,6 V REF GSb ' tn 6 - 1 k W 110 10 2  n b 2 L 2 1 b Sedaj lahko izberemo dimenzije referenčnega tranzistorja Ma ali pa referenčni tok Ia. Če izberemo W /L = 1/1 in se odločimo za enako dolžino kanalov (L = L = a a a b L ), je tok referenčnega tranzistorja: min W 1 a I  I  80  40  A a b W 2 b U - U 5 -1, 6 DD REF R    85 k 6 I 40 10- a 148 T. Dogša: Uvod v integrirana vezja Simulacija: Ia = 81,0 A, Ib = 40,5 A UREF = 1,6 V. Razlika je posledica zaokroževanja na eno decimalko. Na referenčni tranzistor lahko priključimo poljubno število tranzistorjev z različnimi dimenzijami, saj ima vsak neskončno vhodno upornost. Za vsak par velja enačba (4.11). Tako lahko dobimo z enim referenčnim tokom več generatorjev z različnimi vrednostmi konstantnega toka (glej sliko 4.11 in 4.12). I REF I I I 1 2 3 M1 M2 M3 M REF UGSREF . Slika 4.11: Niz tokovnih generatorjev. MREF je referenčni tranzistor. Vir: ALLEN,2002. Če je pomembna natančnost tokovnega zrcala, potem raje geometrijo širšega tranzistorja razdelimo na paralelno vezavo več enakih in s tem kompenziramo tolerance mask. U DD M 3 M4 M5 50/10 50/10 R 70/10 M 1 M 2 + - 40/10 40/10 Q1 Q2 I SS M6 M7 M8 M9 U izh 10/10 60/10 20/10 100/10 U SS Slika 4.12: Zgled diferenčnega ojačevalnika. Večina tranzistorjev je namenjena za realizacijo tokovnih generatorjev. Vir: ALLEN,2002. T. Dogša: Uvod v integrirana vezja 149 Zgled 2 Ib/Ia naj bo npr. 5. Iz tega sledi, da naj bo razmerje Wb/Wa tudi enako 5. Predpostavimo, da smo se odločili za Wa/La = 10/10 in Wb/Lb = 50/10 ter da je toleranca mask ΔW = 0,2. Če pri tolerancah upoštevamo enake predznake, dobimo toleranco razmerja: I W 50  0 2 , b b    5 0 08 , I W 10  0 2 , a a Sedaj izračunajmo toleranco razmerja pet paralelno vezanih tranzistorjev z enakimi dimenzijami, kot jih ima referenčni tranzistor: I a vsi so 10/10 I b 10/10 Slika 4.13: Niz tokovnih generatorjev. Vir: lasten. Če se širina maske poveča, se poveča za enak faktor za vse tranzistorje in razmerje se zato ohrani: I W 5100 2, b b    5 I W 10  0 2 , a a Kaskodni tokovni ponor. Izhodno upornost navadnega tokovnega ponorja lahko zelo povečamo s kaskodno vezavo dveh tranzistorjev. Izhodna upornost sedaj znaša: r  g r r izh 21 M 2 DS 2 DS 1 (4.14) Minimalna napetost, pri kateri sta oba tranzistorja še v področju nasičenja, je vsota: U  U  U min DS 1min DS 2 min (4.15) 150 T. Dogša: Uvod v integrirana vezja I IREF M2 Umin M1 M4 M3 Slika 4.14: Kaskodni tokovni ponor. Vir: ALLEN,2002. Pri projektiranju sta znani Umin in tok I. Če se odločimo, da je IREF = I in razdelimo Umin tako, da vsak tranzistor prispeva polovico, potem imajo tranzistorji M1, M2, in M3 enake dimenzije. W W W 1 2 3   L L L 1 2 3 Ker so vrata M2 na enkrat višji napetosti kot M1, morajo biti dimenzije M4 štirikrat manjše: W 1 W 4 1  L 4 L 4 1 Prikazani so bili samo tokovni ponori. Ker imajo tokovni izvori podobno strukturo kot ponori, jih ne bomo posebej obravnavali. Če v tokovnih generatorjih MOS tranzistorje zamenjamo z bipolarnimi, dobimo bipolarna tokovna zrcala, ki jih bomo obravnavali v kasnejših poglavjih. I 0 I 1 T0 T1 Slika 4.15: Preprosto bipolarno tokovno zrcalo. Vir: [GRAY,2009]. 4.1.3 ENOSTOPENJSKI OJAČEVALNIKI Od vseh vrst ojačevalnikov, ki jih pri načrtovanju integriranih vezij uporabljamo, je enostopenjski najenostavnejši. To je dvovhodno vezje s priključki za napajalno napetost. Glede na vrsto vhodne in izhodne veličine poznamo štiri vrste ojačevalnikov. Najbolj znan je napetostno-napetostni ojačevalnik. V analognih integriranih vezjih je zelo uporaben tokovno-tokovni ojačevalnik, ki smo ga že srečali v prejšnjem podpoglavju. Med izhodno in vhodno T. Dogša: Uvod v integrirana vezja 151 veličino lahko obstaja linearna ali pa nelinearna odvisnost. V večini primerov potrebujemo linearen ojačevalnik, za katerega velja, da je izhodna napetost proporcionalna vhodni: u  A  u izh u vh Ker je celotna karakteristika nelinearna, velja zgornji izraz samo za ustrezno majhne signale. Ojačenje za majhne izmenične signale v delovni točki U izračunamo z odvodom: GG du izh A  (4.16) u duvh u  vh UGG Najpomembnejša zahtevana lastnost ojačevalnika je njegovo ojačenje. Pogosto pa so zahtevane tudi druge lastnosti, kot npr.: 1. prenosna karakteristika (maksimalna izhodna oziroma vhodna veličina), 2. izkrmiljenje na izhodu, 3. vhodna in izhodna upornost, 4. frekvenčna karakteristika, 5. moč, 6. površina, ki jo imamo na razpolago128. Več je zahtev, težje je načrtovanje. Ker imata ojačevalnik in invertor skoraj enako strukturo in tudi podobno karakteristiko, se lahko mnoge ugotovitve iz načrtovanja invertorjev tukaj ponovno uporabljajo. UDD UDD UDD UDD UDD U Rd REF a b c d e Slika 4.16: Tipični enostopenjski MOS ojačevalniki. Razlikujejo se glede vezave zgornjega elementa. Ojačevalnik z linearnim bremenom (a), z nelinearnim bremenom (b) in (c), breme je tokovni generator (d), oba tranzistorja ojačujeta – CMOS ojačevalnik (e). Vir: lasten. 128 Pri načrtovanju smo pogosto omejeni s stroški izdelave, ki so pri integriranih vezjih odvisni predvsem od površine. 152 T. Dogša: Uvod v integrirana vezja 4.50 d e 3.50 ]V[ hziU 2.50 b c 1.50 500m 500m 1.50 2.50 3.50 4.50 Uvh [V] Slika 4.17: Primerjava prenosnih karakteristik ojačevalnikov, ki so na sliki 4.16. Dimenzije so: Wn/Ln=1/1, Wp/Lp=2/1, ali Wp/Lp=1/2. Vir: lasten. Slika 4.16 prikazuje razne strukture MOS ojačevalnikov, slika 4.17 pa njihove prenosne karakteristike. Največje ojačenje ima varianta d in e. Najprej bomo analizirali najbolj preprosto različico, ki je sestavljena iz ojačevalnega elementa, linearnega bremenskega upora in napajalne napetosti (slika 4.16a). Pri invertorju nelinearna karakteristika ni bila moteča; zahtevali smo le čim ožje preklopno območje. Sedaj si bomo prizadevali za čim bolj strmo in čim bolj linearno karakteristiko (glej sliko 4.19 a). Analizo bomo poenostavili tako, da bomo predpostavili, da se delovna točka spreminja v majhnem področju okrog točke Uvh = UGG. V tem primeru lahko vse nelinearne elemente zamenjamo z enostavnimi linearnimi modeli za majhne signale (glej sliko 4.55). Dobili smo preprosto linearno vezje in sedaj lahko hitro izpeljemo izraz za napetostno ojačenje in izhodno upornost: u g izh n A   - 21  - g  R (4.17) u n 21 nad u g  G vh n 22 d 1 r  (4.18) izh g  G n 22 d Za čim večje ojačenje potrebujemo čim večjo transkondukatnco129 tranzistorja in čim večjo upornost bremena Rd ter izhodno upornost tranzistorja. + ug u g Rd vhg21n u 22n vh u izh Slika 4.18: Model MOS ojačevalnika za majhne signale. Vir: lasten. 129 Parameter g21n. T. Dogša: Uvod v integrirana vezja 153 V splošnem lahko vsak invertor pretvorimo v ojačevalnik, le če nastavimo delovno točko na linearnem odseku prenosne karakteristike (glej sliko 4.19 a). Če ni izhod predhodne stopnje na potencialu U , moramo dodati ustrezno vezje za premik enosmernih nivojev. GG Slika 4.19: Karakteristika ojačevalnika z majhnim in velikim ojačenjem majhnih signalov. Vir: lasten. Velika strmina prenosne karakteristike pomeni, da je ojačevalnik zelo občutljiv na spremembo enosmerne prednapetosti U . Pri majhni spremembi napetosti U bo takoj prešel GG GG v nelinearno področje z nizkim ojačenjem ali pa celo v zaporno področje. Ta problem rešujemo z ustrezno enosmerno povratno vezavo. 4.1.4 ENOSTOPENJSKI OJAČEVALNIK Z NELINEARNIM MOS UPOROM Kjer nimamo na razpolago uporov večjih vrednosti, uporabimo namesto linearnega upora Rb kar nelinearni MOS upor (slika 4.16 b). Kljub temu da je MOS upor nelinearen, smo pri obravnavi invertorja ugotovili, da se nelinearnosti obeh tranzistorjev v preklopnem področju kompenzirata. Za drugi segment na invertorjevi prenosni karakteristiki (glej sliko 4.20 b) smo ugotovili, da je linearen z naklonom (ojačenjem)130: k ' W / L n a a A  - (4.19) u k ' W / L p b b Če pri projektiranju ni drugače zahtevano, izberemo tok delovne točke približno 10 A. Delovno točko izberemo na sredini segmenta 2. Če je predpisano ojačenje A in tok I , lahko u DS enolično določimo potrebne dimenzije tranzistorjev. Zaradi nelinearnega MOS upora, ki ima nizko dinamično upornost, ima ta ojačevalnik v primerjavi z drugimi relativno nizko ojačenje in nizko izhodno upornost. 1 1 r   (4.20) izh g  g  g g a 22 b 22 b 21 b 21 130 Velja za primer, ko imamo PMOS upor, sicer se procesna konstantna pokrajša. 154 T. Dogša: Uvod v integrirana vezja Omejitev na samo eno vrsto tranzistorja je danes zelo redka. V večini primerov ima načrtovalec na razpolago NMOS in PMOS tranzistorje. Izbere lahko PMOS breme ali pa se odloči za ojačevalnik z aktivnim (tokovnim) bremenom, ki ima znatno večje ojačenje. Slika 4.20: NMOS ojačevalnik (a) in njegova prenosna karakteristika (b). Vir: [ALLEN,2002]. Upornost zgornjega tranzistorja lahko povečamo, če vežemo vrata na konstantno napetost ali pa če uporabimo tranzistor z vgrajenim kanalom. V obeh primerih mora delovna točka ležati v področju nasičenja, kjer ima tranzistor veliko izhodno upornost. Zaradi tega ima tak ojačevalnik tudi večje ojačenje. Ker tudi za te variante velja enak splošen izraz za napetostno ojačenje (4.17), jih ne bomo posebej obravnavali. 4.1.5. OJAČEVALNIK S TOKOVNIM BREMENOM Ker na ojačenje vpliva upornost bremena, lahko za breme uporabimo tokovni vir, ki ima visoko upornost in hkrati nastavlja delovno točko (glej sliko 4.21). V nadaljevanju bomo analizirali samo ojačevalnik s tokovnim izvorom (slika 4.21a). UDD UDD UREF Wp/Lp Wp/Lp Mp Uvh W Uizh Uizh n/Ln Wn/Ln UREF Uvh Mn b a UDD Slika 4.21: Dve varianti ojačevalnika s tokovnim bremenom: ojačevalnik s tokovnim izvorom U (a) in s tokovnim ponor I0 om (b) g 131 DSp p22 . Poudarjen tranzistor je tokovni generator. Vir: [ALLEN,2002]. + ug W uvhgn21 gn22 g n/Ln Uizh p22 u vh u izh Uvh 131 Current source inverter (levo) in current-sink inverter (desno). b a UDD UDD UREF Wp/Lp Wp/Lp Mp Uvh W Uizh Uizh n/Ln Wn/Ln UREF Uvh T. Dogša: Uvod v integrirana vezja Mn 155 b a UDD I U 0 g DSp p22 + ug W uvhgn21 gn22 g n/Ln Uizh p22 u vh u izh Uvh b a Slika 4.22: Model vezja za enosmerno analizo (a) in ekvivalentno vezje (model) za majhne izmenične signale (b). Vir: lasten. Z analizo tokovnega izvora najprej izračunamo tok I0. Prenosna karakteristika je sestavljena iz štirih segmentov (glej sliko 4.23). Dokler ne začne prevajati spodnji tranzistor, je na izhodu UDD (točka c). Vedno velja, da je132 U  U - U Takoj ko začne prevajati spodnji DD DSn DSp tranzistor, je delovna točka zgornjega v linearnem področju. Tokovni vir začne delovati, ko je  U   (točka a) DSp >  UDSpsat , oziroma ko pride Mp v področje nasičenja: I U  UDD U  UDD 0 - (4.21) izh max DSpsat k ' W p p 2 Lp Sedaj lahko izračunamo potrebno vhodno napetost, pri kateri bo tekel tok I0: I U  0  U vha ' tn k W n n 2 Ln Uizh (1) UDD c (2) a Uizhmax (3) Mn in Mp sta v področju nasičenja b Uizh = Uvh-Utn Uizhmin (4) Utn Uvha Uvhb Uvh Slika 4.23: Prenosna karakteristika ojačevalnika je sestavljena iz štirih segmentov. Vir: lasten. 132 Glede na dogovorjene smeri napetosti in tokov PMOS je UDSp vedno negativna. 156 T. Dogša: Uvod v integrirana vezja Tretji segment, kjer sta oba tranzistorja v področju nasičenja, je linearen. Ojačenje za majhne signale je: Wn 2 k  n u - g L izh n 21 n A    - (4.22) u u g  g 22 22    vh n p I 0  n p  Če velja Au >>1, potem je Uvhb  Uvha. V tem primeru lahko enostavno izračunamo Uizhmin oziroma točko b: U  U - U (4.23) izh min vha tn V intervalu med Uizhmax in Uizhmin izhodni signal ne bo popačen. Tovrstni ojačevalnik ima visoko izhodno upornost: 1 r  (4.24) izh g  g n 22 p 22 Preprosti napotki za načrtovanje: Izberemo mali tok I0 in nato izračunamo dimenzije Wn/Ln. Tokovni vir načrtujemo po postopku, ki je bil prikazan v prejšnjih poglavjih. Zgled: Zahtevano je Au  50 in Uizhmax  4. Drugi podatki so: kn' = 100 A/V2, kp' = 50 A/V2, λn = λp = 0,05 V-1, Utn = 0,8 V, UDD = 5 V. Izberemo I0 = 25 A. Iz enačbe (4.22) izračunamo, da je Wn/Ln >3. Izberemo Wn/Ln = 4. Iz (4.21) izračunamo UDSpsat = 1 V oziroma, da mora biti Wp/Lp > 1. Izberemo Wp/Lp = 2. Iz (4.24) izračunamo izhodno upornost: rizh=400 k. Simulacija: Au = -61 in Uizhmax = 4,4 V, rizh = 402 k. 4.1.6. CMOS ENOSTOPENJSKI OJAČEVALNIK V primerjavi z NMOS ojačevalnikom ima CMOS ojačevalnik133 izrazito večje ojačenje, saj k ojačenju aktivno prispevata oba tranzistorja. Pri analizi prenosne karakteristike CMOS invertorja smo ugotovili, da ima v preklopnem področju zelo veliko strmino. Ker za CMOS invertor konkretna vrednost ni bila pomembna, smo izračunali samo preklopno napetost: kn U  U  U  DD t t (4.25) p n k p U  T kn 1  k p 133 Push-pull inverter, push-pull amplifier. T. Dogša: Uvod v integrirana vezja 157 Glede na sliko 4.19 je to vrednost, ki naj jo ima prednapetost U Sedaj bomo analizo GG. poenostavili s predpostavko, da ojačevalnik krmilimo z majhnimi signali. V tem primeru je model ojačevalnika preprosto linearno vezje, ki ga prikazuje slika 4.25. UDD IDS0 M p uvh M u n izh UGG Slika 4.24: Enostopenjski CMOS ojačevalnik. Vir: [ALLEN,2002]. g u g n 21 u GSn p 21 GSp g g u 22n 22p u vh izh Slika 4.25: CMOS ojačevalnik: ekvivalentno vezje za majhne izmenične signale. Vir: lasten. Ker je vezje zelo enostavno, lahko hitro ugotovimo, da velja: g  g n 21 21 p u  -  u izh vh g  g 22 p n 22 g  g n 21 21 p A  - u (4.26) g  g 22 p n 22 1 (4.27) r  izh g  g 22 p n 22 Izraze za g parametre vstavimo v enačbo 4.26:  W W   2 I  n  k  2  I  p  k   DS 0 n DS 0 p L L  A   - n p  u  I    I   DS 0 n DS 0 p      158 T. Dogša: Uvod v integrirana vezja I običajno izpostavimo: DS0  W W   n  k  p  k  (4.28)  n p L L  2 n p A  - u   I   DS 0   n p      Veliko ojačenje dobimo, kadar sta oba tranzistorja široka. Ker je tok delovne točke v imenovalcu, naj bo čim manjši, vendar premajhen tok pomeni tudi večji šum. Če tok preveč zmanjšamo, preidemo v podpragovno območje delovanja MOS tranzistorja, kjer preprost kvadratični model tranzistorja več ne velja. Zgled 1 Kolikšno je ojačenje in izhodna upornost enostopenjskega CMOS ojačevalnika, če je W /L = 30/10, W /L = 10/10 in UDD=10 V? Kolikšne so vrednosti g p p n n parametrov in izhodna upornost?  =  = 1/50 V-1 p n k'n = 16 A/V2, k'p = 8 A/V2 U = 1 V, U = -1 V tn tp Poiskati moramo povezavo med delovno točko, dimenzijami in ojačenjem. Ker je tok delovne točke I neznan, ga moramo najprej izračunati. Iz enačbe 4.25 DS0 izračunamo, da morata biti U oziroma U približno 5,4 V. Sedaj lahko GG GSn izračunamo tok enega izmed obeh tranzistorjev (oba sta takrat v področju nasičenja): 6 1610- 10 2 I  5 4,- 1 155 A  DS 0 2 10 V delovni točki I , ki leži v področju nasičenja, ima NMOS tranzistor DSno transadmitančno strmino: g  W 2  I  k  2 I  n  k  , 70 4 A  V g   21 n DS 0 DS 0 n , 86 2 A V L 21 p n g  I    1 , 3 10 6 -  S g  I    1 , 3 10 6 -  S 22 n Dn 0 n 22 p Dp 0 p 1 1 r    160  izh g  1 , 3  - k g 10 6  1 , 3  - 10 6 n 22 22 p T. Dogša: Uvod v integrirana vezja 159 Če vstavimo vrednosti g parametrov v enačbo (4.26), dobimo Au = -25,2. Računalniška analiza (Au = -27,7) kaže na majhno odstopanje, ki se je pojavilo zaradi poenostavljanja izrazov. Z zmanjšanjem napajalne napetosti se ojačenje zmanjša, saj je UGG manjša in zaradi tega se zmanjša tudi tok I . DS0 U (v) izh Uvh (v) Slika 4.26: Prenosna karakteristika ojačevalnika, ki je obravnavan pri zgledu 1. Vir: lasten. Zgled 2 Kaj se zgodi z ojačenjem, če zmanjšamo napajalno napetost na 5 V in priključimo dodatno breme (R = 1 M)? (Vpliv bremena pri izračunu delovne točke B zanemari.) Primerjaj ojačenje NMOS ojačevalnika, ki ima samo NMOS tranzistorje z enakimi dimenzijami. 116 5 -1  1 3  8 U    V 65 , 2 GG 116 1  3  8 k ' W I n n 2  -  8 , 21  DS 0  U U GS  Pri tej napetosti bo tok delovne točke: A 2 L n tn n 160 T. Dogša: Uvod v integrirana vezja Ker je na izhod priključeno še breme, ga je potrebno v enačbi 4.26 upoštevati:  W W   n  k  p  k   n p L L  A  - 2  n p  u I G DS 0  B       n p I DS 0    Iz te enačbe lahko sedaj izračunamo ojačenje brez bremena (Au = -67,35) in z bremenom (Au = -31,38). NMOS ojačevalnik s tranzistorji, ki imajo enako površino kot pri tem zgledu, ima 40-krat manjše ojačenje (brez bremena): W / L 3 / 1 A a a  -  -  - , 1 73 u W / L 1/ 1 b b Napotki za projektiranje (kadar je zahtevano samo ojačenje): 1. Izberemo čim manjši tok (npr. 10 A). 2. Izberemo dimenzije enega tranzistorja. 3. Iz enačbe za ojačenje izračunamo dimenzije drugega tranzistorja. 4. Določimo potrebno prednapetost UGG. 4.1.7. KASKODNI OJAČEVALNIK Če bremenski upor zamenjamo s tranzistorjem v orientaciji s skupnimi vrati (M2) in uporom (M3), dobimo kaskodni ojačevalnik134, ki ima zelo visoko izhodno upornost. V primerjavi s prejšnjimi ojačevalniki ima večje ojačenje in višjo zgornjo frekvenčno mejo, saj zelo zmanjša vpliv Millerjeve kapacitivnosti. UDD UGG3 M3 UGG2 M2 Uizh M1 M1 M2 Uizh rd3 Uvh Uvh a b Slika 4.27: Kaskodni ojačevalnik: struktura (a), model za majhne izmenične signale (b). Vir: [ALLEN,2002]. 134 Izraz se je prvič pojavil leta 1939 v članku: F. V. Hunt and R. W. Hickman, "On Electronic Voltage Stabilizers," Review of Scientific Instruments, January 1939, str. 6-21 (str. 16). Na izhod anode je vezana katoda druge stopnje. Izraz kaskodni prihaja od : cascade to cathode ali pa cascaded to cathode. i1 i i 1 ≈ 0 izh u1 i2 u i2 ≈ 0 T. Dogša iz : h Uvod v integrirana vezja 161 u2 U izh = f(U1,U2) 4.1.8. CMOS DIFERENČNI NAPETOSTNI OJAČEVALNIK Ojačevalnik, ki ojačuje razliko dveh vhodnih veličin, imenujemo diferenčni135 ojačevalnik Uizh U (glej sliko 4.28). Izhodna napetost je lahko definirana prosti i m zh asi (simetrični izhod), ali pa med dvema izhodoma (diferenčni izhod ( ) 3 . ) Ojačevalnik lahko ojač UD u D je razliko vhodni Us h =1 n V apetosti ali pa U tokov. Rezultat ojačitv D e D je lahko tok al Us i = na 0, pet 1, 2 ost V, .. . . Glede na vrsto vhodne in izhodne veličine poznamo torej 4 vrste diferenčni  h  ojačevalnikov: napetostno-napetostni, Us t = o 0 kovno-tokovni, Ad tokovno-napetostni in nap  etostno-tokovni ojačevalnik. Zaradi tehnoloških omejitev (kondenzator) se v integriranih vezjih uporabljajo samo enosmerni ojačevalniki, ki lahko (1) U U ojačujejo enosmerne in izmenične signale. d = u1-u2 d [mV] (2) Enosmerni diferenčni ojač US ev S alnik je eden izmed najbolj razširjenih električnih sklopov v USS analognih vezjih (glej sliko 4.31). Srečamo ga na vhodu skoraj vsakega operacijskega a b ojačevalnika. Odlikuje se po tem, da ima od vseh vrst enosmernih ojačevalnikov najnižjo preostalo napetost (offset voltage) in je najmanj občutljiv na spremembo temperature. UDD A u + u 1 izh d A Rb d - u1 uizh Rb u2 u2 USS a b Slika 4.28: Diferenčni ojačevalnik s simetričnim (a) in diferenčnim izhodom (b). Vir: lasten. Najpomembnejše lastnosti diferenčnega ojačevalnika opišemo z naslednjimi podatki oziroma karakteristikami:  diferenčno ojačenje,  sofazno ojačenje,  preostala napetost136,  vhodna in izhodna upornost,  moč,  frekvenčna karakteristika. Pri idealnem diferenčnem napetostno-napetostnem ojačevalniku je izhodna napetost linearno odvisna samo od razlike obeh vhodnih napetosti. Torej je vseeno, če je npr. razlika dveh milivoltov nastala kot 1002 mV - 1000 mV ali 8 mV – 6 mV. Tovrstno ojačenje imenujemo diferenčno ojačenje in ga označujemo z Ad: U  A - (4.29) izh d  U U 1 2  135 Pogosto se uporablja tudi sinonim diferencialni ojačevalnik. Ker tovrstni ojačevalnik ojačuje razliko (diferenco ne pa diferenciala) vhodnih signalov, je verjetno bolj primeren izraz diferenčni. Podobna neenotnost obstaja tudi v nemški terminologiji: Differenzverstärker in Differenzialverstärker. 136 Sinonim: ničelna napetost, angl. offset voltage. Tipične vrednosti ALLEN,2002 za CMOS so 5mV…20mV. i1 i i 1 ≈ 0 izh u1 i2 u i2 ≈ 0 izh u2 Uizh = f(U1,U2) 162 T. Dogša: Uvod v integrirana vezja Uizh Uizh (3) UDD U Us=1V DD Us=0, 1, 2V, ...   Us=0 Ad  (1) Ud = u1-u2 Ud [mV] (2) USS USS a b Slika 4.29: Prenosna karakteristika diferenčnega ojačevalnika: idealni (a) in realni ojačevalnik (b). Vir: lasten. UDD Karakteristiko idealnega in realnega ojačevalnika prikazuje slika 4.29. Vidimo, da je samo A u + uizh del karakteristike linearen d in da na ojačenje vpliva 1 tudi velikost A Rb d - potenciala, na katerem je ta u1 razlika nastala. To nez Rb u2 aželeno ojačenje, ui k zh i ga bomo označili z As, bomo poimenovali sofazno u2 ojačenje U . Razliko vhodnih nape SS tosti bomo označili z U (diferenčna napetost) vsoto pa z U d s (sofazna napetost). a b U  U - U (4.30) d 1 2  U  U  U   1 2  (4.31) S  2  Poljubno vhodno napetost lahko vedno razstavimo na diferenčno in sofazno komponento. Izhodna napetost realnega ojačevalnika je odvisna od obeh: U  U A  U A (4.32) izh d d S S Uizh UDD U Ud = u1-u2 offset USS Slika 4.30: Preostala napetost Uoffset je nezaželena, vendar vedno prisotna. Vir: lasten. T. Dogša: Uvod v integrirana vezja 163 Če še upoštevamo preostalo napetost U , zgornja enačba preide v: offset U  U - U A  U A (4.33) izh  d offset d S S Določitev prenosne karakteristike, ki je prikazana na sliki 4.29, je zelo zahtevna, saj je potrebna celovita obravnava (več o tem glej v ALLEN,2002). Težavna je predvsem analiza sofaznega ojačenja. V nadaljevanju se bomo omejili samo na poenostavljeno analizo diferenčnega ojačenja v linearnem področju prenosne karakteristike, ki ga bomo označili z Au: U  A U - U  A U  A U (4.34) izh d  1 2  d d u d Tipično poenostavljeno strukturo diferenčnega ojačevalnika, ki ojačuje razliko vhodnih napetosti, prikazuje slika 4.31. V odvisnosti od velikosti RB ga lahko obravnavamo kot napetostno-napetostni ojačevalnik (RB >> Rizh) ali kot napetostno-tokovni (transkonduktančni) ojačevalnik (RB << Rizh). Najprej bomo predpostavili, da velja RB >> Rizh in prikazano vezje obravnavali kot napetostno-napetostni ojačevalnik. UDD M M 3 4 I izh + - R Uizh A B U M M 1 2 U 1 2 I SS USS Slika 4.31: Poenostavljena struktura diferenčnega ojačevalnika z nesimetričnim izhodom. Vir: lasten. Za nastanek sofaznega ojačenja sta dva vzroka. Prvi se kaže v premajhni simetričnosti diferenčnega ojačevalnika - ali z drugimi besedami: elementi, ki naj bi imeli enake karakteristike, se za malenkost razlikujejo. Sicer velika upornost tokovnega generatorja, ki pa ni neskončna, predstavlja drugi vzrok. Na vhodu ojačevalnika sta dva enaka tranzistorja M1 in M2. Tokovni generator Iss zagotavlja tok delovne točke obeh vhodnih tranzistorjev. Tranzistorja (M3, M4) tvorita tokovno zrcalo. Glede na vhodno napetost U1 in U2 lahko delujejo tranzistorji v vseh treh režimih delovanja. Ker smo se omejili samo na krmiljenje z majhnimi signali, se analiza delno poenostavi. Predpostavili bomo, da je sofazna napetost tako velika, da delujejo vsi 164 T. Dogša: Uvod v integrirana vezja tranzistorji v področju nasičenja. V tem primeru lahko vse tranzistorje zamenjamo s preprostimi linearnimi modeli. UDD M M 3 4 I SS + I I SS 2 Iizh =2 I + I B 2 ISS- I 2 R Uizh B M M 1 2 U U I U SS U 1 2 US U U SS S Slika 4.32: Krmiljenje ojačevalnika z diferenčnim signalom. Vir: lasten. Naš cilj je poiskati povezavo med Au in dimenzijami tranzistorjev. Kljub temu da bomo vse tranzistorje zamenjali z ustreznimi linearnimi modeli, izpeljava ojačenja še vedno ne bo enostavna. Zato bomo najprej napravili neke vrste preprosto analizo in ocenili ojačenje, nato pa dobljeni rezultat ustrezno dopolnili. Najprej bomo vhodno napetost razstavili na sofazni (US) in diferenčni del (2U). Ustrezno krmiljenje je prikazano na sliki 4.32. Ko je U = 0, teče skozi M1 in skozi M2 polovica toka ISS. Ko se napetost na M1 spremeni za U, se ustrezno poveča tok137: I   g  U  (4.35) M 21 1 I    Skupni tok skozi M je: I SS I DS 1 1 2 Ker M2 krmilimo z enako napetostjo, vendar z nasprotnim predznakom, je: I I SS  - I  DS 2 2 Zaradi tokovnega zrcala (M3 = M4) je IDS3 = IDS4. V vozlišču B velja: I - I - I  0  2   DS 4 DS 2 izh in I I izh 137 Z gm smo tukaj označili parameter g21. T. Dogša: Uvod v integrirana vezja 165 Na bremenu se ustvari padec napetosti: U   2 I   R izh B (4.36) Za majhne signale velja I   g  U  . Če to vstavimo v predhodno enačbo, dobimo: M 21 2 U   2 g  U   R izh M 21 2 B  -   Ker velja U U U 2 U d 1 2 , preide predhodna enačba v: U   g  U  R (4.37) izh M 21 2 d B Vidimo, da je diferenčno ojačenje enako ojačenju tranzistorja M1 oziroma M2. A  A  g  R d u M 21 2 B Ker pri analizi nismo upoštevali izhodnih upornosti138 M4 in M2, ju lahko sedaj priključimo k RB. g A  g  R r r  u m  B DS DS  21 M 2 (4.38) 2 2 4 G  g  g B 22 M 2 22 M 4 Parametre v enačbi (4.38) izrazimo v odvisnosti od ISS: W W 2 2 g  2 I  k   I  k  21 M 2 DS 2 n L SS n L 2 2 I I SS g  g    I    SS g  g    I    DS 2 22 M 2 n DS 2 n 2 DS 4 22 M 4 p DS 2 p 2 Z upoštevanjem teh parametrov preide enačba (4.38) v: W 2  k 2  n L A 2  u I  (4.39)    G 2 SS  n p  B 138 Z rDS smo označili izhodno upornost MOS tranzistorja. 166 T. Dogša: Uvod v integrirana vezja Ta izraz je veljaven tako dolgo, dokler so vsi tranzistorji v nasičenju! Za GB = 0 (izhod je priključen na MOS tranzistor) se enačba (4.39) poenostavi: W  k 2 2 n L A  2 (4.40) u I    ss  n p  Enačba (4.40) je primerna za projektiranje, saj povezuje ojačenje z dimenzijami vhodnih tranzistorjev (oba imata vedno enake dimenzije!). Za veliko ojačenje moramo izbrati čim širše tranzistorje in čim manjši tok delovne točke. Tipična minimalna vrednost je 10A. UDD M3 M4 R I izh + - M1 M2 R Uizh B I SS M M 5 6 USS Slika 4.33: Preprost diferenčni ojačevalnik. Tokovni generator ISS smo napravili s tokovnim zrcalom (M5 in M6) ter uporom R. Vir: lasten. Ker sta izvora M1 in M2 na višjem potencialu kot USS, nastopi body pojav. Njuna pragovna napetost je zato višja kot pri M5 in M6. Izhodna upornost je relativno velika – običajno nekaj sto k: 1 r  izh (4.41) g  g 22 M 2 22 M 4 Preprosti napotki za projektiranje M1 in M2: 1. Izberemo Iss ali pa W1/L1. 2. W1/L1 oziroma Iss izračunamo iz enačbe 4.39 ali pa iz 4.40. 3. Če želimo znižati U , povečamo razmerje W DSsat 1/L1 in W2/L2. 4. Napetost UDS za M1 in M2 nastavimo z ustreznim projektiranjem M3. T. Dogša: Uvod v integrirana vezja 167 4.1.9. TRANSKONDUKTANČNI OJAČEVALNIK Kadar je upornost bremena dosti manjša od izhodne upornosti ojačevalnika (RB << Rizh), se ojačevalnik iz slike 4.33 spremeni v diferenčni transkonduktančni ojačevalnik. Glede na visoko vrednost G lahko v enačbi 4.39 zanemarimo . Če še upoštevamo, da je  I   U  G , B izh izh B dobimo: W I   I  k  2  U (4.42) izh ss n d L 2 Iz prejšnje enačbe je razvidno, da je izhodni tok proporcionalen diferenčni napetosti. Ker je strmina transkonduktančnega ojačenja odvisna tudi od Iss, jo lahko s tem tokom tudi spreminjamo. V skrajnem primeru lahko tudi ojačevalnik popolnoma izklopimo (Iss = 0). Tokovni generator Iss realiziramo s tokovnim zrcalom, ki ga napajamo s krmilnim tokom Iss'. Ta je lahko konstanten ali pa se spreminja. Če se spreminja, dobimo ojačevalnik, katerega izhodni tok je odvisen od dveh vhodnih signalov:  I  f  U , I izh d ss  UDD I izh Ud Uss I ' ss Slika 4.34: Krmiljen (programirljiv) transkonduktančni ojačevalnik. Vir: lasten. 4.1.10. IZHODNE STOPNJE Na izhodu ojačevalnika je močnostni del ojačevalnika, ki mora učinkovito prenesti koristno moč na breme. Hkrati mora ohraniti tudi frekvenčno karakteristiko prejšnjih ojačevalnih stopenj. Ker je krmiljen z zelo velikimi signali, predpostavka o linearnosti več ne velja. Upoštevati je treba nelinearnosti tranzistorjev, kar analizo zelo zaplete. Posledica velikih signalov so popačenja. Običajno je zahtevana tudi nizka izhodna upornost, ki zagotavlja čim manjši vpliv upornosti bremena na izhodno amplitudo. To je še posebej pomembno, če je breme 168 T. Dogša: Uvod v integrirana vezja tudi delno kapacitivno. Če želimo veliko hitrost, se mora kondenzator čim hitreje napolniti oziroma potrebna je majhna časovna konstanta. S problemi močnostne izhodne stopnje se ne ubadamo samo pri analognih vezjih, ampak tudi pri logičnih139. V primerjavi z analognimi vezji pri logičnih ni poudarka na popačenju in problemih stabilnosti, saj tam ne uporabljamo povratnih vezav. Kadar želimo majhna popačenja, mora ojačevalnik delovati v AB ali pa A razredu, sicer izberemo B razred, ki ima najboljši izkoristek. Kadar tehnologija omogoča izdelavo MOS in bipolarnega tranzistorja, se je treba odločiti o izboru. Poglejmo nekaj prednosti in slabosti obeh variant. Močnostni MOS izhodni tranzistorji potrebujejo za krmiljenje veliko krmilno napetost. Če želimo tok 100mA in znaša največja krmilna napetost UGS = 2 V, potrebujemo izhodni tranzistor140 z dimenzijo W/L=5000! - velika površina in tudi kapacitivnost. Krmilno napetost lahko s podvojilci napetosti dvignemo in to slabost delno odpravimo. Bipolarni tranzistorji imajo večjo strmino transadmitančne karakteristike in lahko jih bolje izkrmilimo. Njihova slabost je, da za krmiljenje potrebujejo tok v bazo. Pri odločitvi je torej treba poiskati kompromis med porabo električne energije in izkrmiljenostjo. UDD C B E C n+ p+ n+ n+ Uvh p-otok n-substrat I0 Rb Uizh U DD USS a b Slika 4.35: Emitorski sledilnik (a) in struktura izhodnega tranzistorja (b). Vir: [GRAY,2009]. Na kratko bomo opisali samo dve tipični vrsti izhodne stopnje: emitorski sledilnik in komplementarno stopnjo. Ojačevalnik z emitorskim sledilnikom ima napetostno ojačenje približno 1 in nizko izhodno upornost. Delovno točko izhodnega tranzistorja nastavimo s tokovnim generatorjem I . Ker ima bipolarni tranzistor kolektor vezan na napajalno napetost 0 (substratni tranzistor), ga lahko zelo enostavno napravimo kar s CMOS tehnologijo 4.35 b. Ker je velikost izhodnega toka tudi odvisna od površine emitorja, imajo močnostni tranzistorji velike emitorske površine. Pri velikih tokovih nastopijo dodatni stranski pojavi, ki zmanjšujejo tokovno ojačenje. Ta pojav lahko omilimo, če pri isti površini povečamo obseg emitorja. Zaradi tega so strukture močnostnih tranzistorjev zelo pestre (glej sliko 4.36). 139 Močnostna integrirana vezja so opisana tudi v poglavju Močnostna mikroelektronska vezja. 140 Ut = 1 V, kn' = 40 A/V2 T. Dogša: Uvod v integrirana vezja 169 E C UDD n n+ p-otok p-otok p-otok EMITOR EMITOR n+ n+ n+ n n+ EMITOR BAZA BAZA BAZA n n+ a b c B Slika 4.36: Topologija emitorja močnostnega substratnega tranzistorja. Emitor z veliko površino (a) razstavimo na razcepljene like (b) in obkrožimo z n+ obročem. Nato dodamo še kovino in kontakte in obroč (kolektor) priključimo na U (c). Vir: BILJANOVIĆ,2001. DD Pri bipolarnih tranzistorjih, ki so napravljeni s CMOS tehnologijo, nastopa nevarnost vklopa parazitnega tiristorja (latch-up), saj teče relativno velik tok v substrat. Z ustreznim varnostnim obročem, ki je priključen na U , lahko verjetnost za ta nevarni pojav zmanjšamo. DD UDD I Q 2 + Up2 + Up1 R B Uizh Q 1 M 3 Uvh3 USS Slika 4.37: Koncept komplementarne bipolarne izhodne stopnje, ki deluje v A oziroma AB razredu. Vir: BILJANOVIĆ,2001. Komplementarna varianta močnostne izhodne stopnje (glej sliko 4.37), ki deluje v AB oziroma v A razredu, potrebuje za vsak izhodni tranzistor ustrezno prednapetost (Up2 in Up1), ki naj odpravi vpliv kolena na delovanje tranzistorja. Če imamo bipolarne izhodne 170 T. Dogša: Uvod v integrirana vezja tranzistorje141, potem prednapetosti ustvarimo kar z dvema diodama. Pri CMOS varianti vzamemo dva MOS upora (slika 4.39) oziroma MOS diodi. Za komplementarno izhodno stopnjo potrebujemo komplementarni par tranzistorjev. Manjšo strmino PMOS tranzistorja glede na NMOS enostavno popravimo z večjimi dimenzijami. Pri bipolarnih tranzistorjih ta pristop ni možen. V veliki večini tehnologij je PNP tranzistor v primerjavi z NPN izrazito slabši (nižje ojačenje, slabša frekvenčna karakteristika). Karakteristiko PNP lahko delno popravimo z ustrezno povezavo NPN in PNP tranzistorja v Darlingtonovi vezavi. Skupno tokovno ojačenje je enako produktu tokovnih ojačenj posameznih tranzistorjev: h  h h FE FENPN FEPNP E B C Slika 4.38: Zvišanje tokovnega ojačenja PNP tranzistorja. Vir: BILJANOVIĆ,2001. UDD M6 M 2 M 4 M 5 R B Uizh M 1 M 3 Uvh USS Slika 4.39: CMOS komplementarna izhodna stopnja. MOS upora M4 in M5 ustvarita prednapetost, ki jo potrebujeta izhodna tranzistorja. Vir: [ALLEN,2002]. 141 To je možno, če smo se odločili za BiCMOS tehnologijo. T. Dogša: Uvod v integrirana vezja 171 Za zgled poglejmo ojačevalnik, ki ga prikazuje slika 4.40. M6 je referenčni tokovni tranzistor, ki tvori z M7, M8 in M9 tokovna zrcala. Izhodna stopnja je sestavljena iz dveh bipolarnih tranzistorjev v Darlingtonovi vezavi. Oba predstavljata emitorski ojačevalnik, ki ima napetostno ojačenje 1. Tok delovne točke zagotavlja tokovni generator (tranzistor M9). M5 je napetostna ojačevalna stopnja z aktivnim bremenom M8. Poenostavljeno shemo prikazuje slika 4.41. U DD M 3 M4 50/10 50/10 M5 R 70/10 M 1 M 2 40/10 40/10 + - Q1 Q2 S I S M8 M6 M7 U M9 i zh 10/10 60/10 20/10 100/10 U SS Slika 4.40: Zgled nekompenziranega ojačevalnika z bipolarno izhodno stopnjo. Vir: [ALLEN,2002]. UDD M 5 + UD - Q2 Q1 Uizh M 8 M 9 USS Slika 4.41: Poenostavljena shema ojačevalnika s slike 4.40. Vir: lasten. 172 T. Dogša: Uvod v integrirana vezja 4.1.11. FREKVENČNA KOMPENZACIJA OJAČEVALNIKA V večini primerov dodamo ojačevalniku povratno vezavo, ki povzroči sicer nižje ojačenje, vendar izboljša mnoge druge karakteristike (npr. popačenje, občutljivost na spremembe parametrov). Ker s povratno vezavo pripeljemo izhodni signal zopet na vhod, se pojavi nevarnost osciliranja. Ker je o tem precej napisanega (glej npr. [LEONARDIS,1981]), bomo tukaj poudarili samo nekatere posebnosti, ki so značilne za integrirana vezja. U DD M 3 M4 M6 R M 1 M2 C - + U izh I SS M5 M7 M8 U SS Slika 4.42: Kompenzacija ojačevalnika s kondenzatorjem C. Vir: [ONG,1986]. S kompenzacijo polov oziroma ničel lahko preprečimo, da bi se negativna povratna vezava sprevrgla v pozitivno142. Vezja za kompenzacijo so kondenzatorji ali pa preprosti linearni RC členi, ki jih priključimo na ustrezna mesta v ojačevalniku. Te elemente lahko dodamo na zunanjih sponkah integriranega vezja ali pa so že vgrajeni (notranja kompenzacija). Zanimala nas bo samo notranja kompenzacija. Ker obstaja pri kompenzaciji več pristopov, moramo paziti, da ne izberemo takšnega, ki bo zahteval velike vrednosti kondenzatorjev ali pa celo tuljavo, ki je nikakor ne moremo izdelati. Za kompenzacijo potrebujemo linearne elemente. Upor je lahko linearen (npr. difuzijski upor) ali pa napravljen iz MOS tranzistorja (glej sliko 4.43), ki deluje v linearnem režimu. Podobno kot pri CMOS prenosni celici lahko nelinearnost zmanjšamo z dodanim komplementarnim tranzistorjem. 142 Tipična fazna varnost je od 45 do 60. T. Dogša: Uvod v integrirana vezja 173 UDD UDD R ON R C C R C C ON USS a b c d Slika 4.43: Tipični elementi za kompenzacijo. Vir: lasten. 4.1.12. NAPETOSTNI REFERENČNI VIRI Mnoga analogna vezja potrebujejo stabilen vir enosmerne napetosti143. V splošnem je napetost nekega vira odvisna od več parametrov npr.: U = f(I,T,UDD). Le za idealni vir velja U = UREF. Kadar je pri nekem viru velik poudarek na stabilnosti, mu pravimo vir referenčne napetosti. Kakovostni napetostni viri imajo zelo majhno občutljivost na spremembo toka, napajalne napetosti in temperature. Idealni napetostni vir ima notranjo upornost rN = 0, kar pomeni, da referenčna napetost ni odvisna od toka (slika 4.44 a). Ker notranja upornost povzroči padanje napetosti v odvisnosti od toka, referenčne vire zelo šibko obremenimo. Pri MOS vezjih, kjer v vrata ne teče noben tok, ta problem ne prihaja do izraza. Pri bipolarnih vezjih, kjer imamo tokovno krmiljenje tranzistorja, ta problem rešimo npr. z emitorskim sledilnikom. U U U UREF UREF UREF I, T, U I T DD a c b Slika 4.44: Karakteristika idealnega (a) in realnega (b), (c) napetostnega vira. Vir: lasten. Najbolj pogosto se uporabljajo stabilni napetostni viri pri realizaciji tokovnih virov (glej zgled na sliki 4.11), ki jih potrebujemo za nastavitev delovne točke. Če je UGSREF stabilna, so tudi tokovi tokovnih virov stabilni. Če vplivi parametrov niso izrazito nelinearne funkcije, oziroma če so spremembe parametrov relativno majhne, lahko izraz za karakteristiko napetostnega vira z linearizacijo zelo poenostavimo. Spremembo napetosti lahko izračunamo, če poznamo posamezne občutljivosti oziroma notranjo upornost: UREF UREF U   r I   S T   S U  (4.43) REF N T UDD DD 143 Več o načrtovanju referenčnih virov je v [PLETERŠEK,2006] in ALLEN,2002. 174 T. Dogša: Uvod v integrirana vezja Slika 4.45: Koncept preprostega stabilnega vira napetosti: vezje (a), karakteristika bremena (b) in grafična analiza (c). Vir: lasten. Ena izmed možnih rešitev za sintezo vira referenčne napetosti temelji na dveh elementih, ki sta priključena na napetost, ki je višja od U (slika 4.45). Če v karakteristiko tega elementa REF vrišemo premaknjeno in zrcaljeno karakteristiko bremena (bremensko krivuljo144), na presečišču leži delovna točka Q. Spodnji element mora imeti del karakteristike zelo strm, drugi element pa naj ima na tem delu čim položnejši segment. Že iz grafične analize delovne točke vidimo, da se v tem primeru U zelo malo spremeni pri spremembi U . REF DD Slika 4.46: Preprosti stabilizirani napetostni viri (a), (b), (c) in grafična analiza delovne točke145 (d). Vir: lasten. Najbolj enostaven referenčni vir tvorita bipolarna dioda (ali MOS dioda) in upor. Slika 4.46 prikazuje najbolj enostavne variante, ki se uporabljajo le v nezahtevnih diferenčnih ojačevalnikih. Kakovostnejši ojačevalniki imajo več referenčnih napetosti (2 do 6). V takih ojačevalnikih je skoraj polovica vseh tranzistorjev uporabljena za zagotavljanje stabilnih napetostnih virov. 144 V splošnem je to nelinearna funkcija. Če je linearna, ji pravimo delovna premica. 145 Velja za vezji (a) in (c). T. Dogša: Uvod v integrirana vezja 175 Pogosto potrebujemo referenčne napetosti, ki so višje od 0,6V. Z zaporedno vezavo diod sicer lahko dosežemo višje vrednosti, vendar se s tem tudi veča temperaturna odvisnost, saj se temperaturni koeficienti seštevajo. Namesto diode lahko vzamemo Zenerjevo diodo ali MOS upor, kjer so kolena višja. Upor R lahko zamenjamo z MOS tranzistorjem, ki ima vgrajen kanal. Z dodatnim tranzistorjem lahko dvignemo referenčno napetost (slika 4.47). Ker v vrata ne teče noben tok, je razmerje med napetostima: U R 1 R 2 REF  U R 1 GS Oziroma: R 1 R 2 U  U (4.44) REF R GS 1 Podobno velja za varianto z bipolarnim tranzistorjem, kjer smo tok v bazo zanemarili. Vidimo, da je stabilnost referenčne napetosti odvisna od stabilnosti kolenske napetosti tranzistorja in temperaturnega koeficienta uporov. Ker ima bipolarni tranzistor kolektor priključen na maso oziroma substrat, lahko uporabimo substratni tranzistor, ki ga imamo na voljo tudi pri navadnem CMOS procesu. U U DD DD R R R1 R2 U U REF REF U R1 GS R2 a b Slika 4.47: Referenčni napetostni vir z MOS (a) in z bipolarnim tranzistorjem (b). Vir: BILJANOVIĆ,2001. Ne smemo pozabiti, da na stabilnost U vplivajo skoraj vsi elementi, ki sestavljajo referenčni REF vir. Občutljivost na spremembo napajalne napetosti smo uspeli sicer z določenimi vezji zmanjšati, vendar je še vedno ostala temperaturna občutljivost. Za reševanje teh problemov so zelo primerne mostične vezave, kjer se temperaturni vplivi med seboj kompenzirajo. Isto velja za spremembo napajalne napetosti. Za zgled bomo obravnavali enega izmed boljših stabilnih virov napetosti146, ki ga prikazuje slika 4.48. Diferenčni ojačevalnik, zgrajen s tranzistorji z vgrajenim kanalom, ima levo stran enako desni, z izjemo tranzistorja M2. Ta ima sicer enake dimenzije kot M1, vendar je drugačne vrste - gre za 146 Mostično vezavo uporablja tudi band-gap stabilni napetostni vir [GRAY,1993]. 176 T. Dogša: Uvod v integrirana vezja tranzistor z induciranim kanalom. M3, M4 in M5 so v bistvu nelinearni upori. Zaradi operacijskega ojačevalnika z negativno povratno vezavo, sta toka I3 in I4 enaka, saj je edino takrat Ud enak 0. UDD I I M3 M4 + _ R1 U REF M1 M2 R2 2I M5 Slika 4.48: Referenčni napetostni vir. Vir: [ALLEN,2002]. IDS1, IDS2 Utn2 – lUtn1l Utn1 Utn2 UGS1, UGS2 Utn2 – lUtn1l Slika 4.49: Prenosni karakteristiki tranzistorjev M1 in M2. Vir: [ALLEN,2002]. M2 ima enako geometrijo kot M1 in tudi enake lastnosti. Edina razlika je v pragovni napetosti. Karakteristika M2 je samo premaknjena za razliko pragovnih napetosti v desno, sicer sta pa popolnoma enaki (slika 4.49). To pomeni, da moramo krmiliti M2 z napetostjo  U - U . Ta napetost je hkrati tudi na R2. S pomočjo navadnega delilnika napetosti lahko tn 2 1 tn  sedaj enostavno izračunamo U : REF 1 R  R 2 U  U - U (4.45) REF  tn 2 1 tn  R 2 S tem vezjem dosegamo zelo nizek temperaturni koeficient oziroma faktor občutljivosti na 1  UREF U spremembo temperature: S REF  10 ppm C  / . T U T  REF T. Dogša: Uvod v integrirana vezja 177 4.2. DVOSTOPENJSKI CMOS KOMPARATOR Za zgled bolj težavnega projektiranja bomo izbrali (napetostni) komparator. To je vezje, ki primerja vhodno napetost Uvh z referenčno UREF (slika 4.50). Referenčna napetost je običajno priključena na en vhod, lahko pa je tudi vgrajena. Vsak enosmerni diferenčni ojačevalnik lahko pretvorimo v komparator. Obstaja več vrst komparatorjev, ki se razlikujejo po vrsti prenosne karakteristike in po vrsti izhoda147 oziroma izhodne napetosti. Kljub veliki podobnosti obstajajo pomembne razlike med operacijskim ojačevalnikom in komparatorjem. UDD Uvh + Ud - Uizh + UREF USS Slika 4.50: Komparator. Vir: lasten. Ker bomo izbrali varianto komparatorja, ki ne uporablja povratne vezave, ne bo težav s stabilnostjo. Uporaba povratne vezave bi namreč zahtevala kompenzacijo ojačevalnika, ki je pa ne bomo obravnavali. (Več o tem je v navedeni literaturi npr. [ALLEN,2002].) Na sliki 4.51 sta prikazani dve enostavni strukturi dvostopenjskega CMOS komparatorja. Prva stopnja je diferenčni enosmerni ojačevalnik, druga pa izhodni ojačevalnik. Pri varianti a je izhodni ojačevalnik v orientaciji s skupnim izvorom (M6) in aktivnim bremenom (M7), pri varianti b pa gre za CMOS ojačevalnik148. Pri dimenzioniranju tranzistorjev izhajamo iz predpostavke, da vsi tranzistorju delujejo pri Uvh = 0 V v področju nasičenja. Pri majhni napajalni napetosti se lahko hitro zgodi, da kateri izmed tranzistorjev deluje v linearnem področju. Ker je ročna analiza relativno zahtevna, bomo izpolnitev te predpostavke preverjali s simulacijo. Lastnosti komparatorja delimo v naslednje skupine:  statične ali enosmerne (npr. enosmerno ojačenje, izkrmiljenje na izhodu),  dinamične (npr. zakasnitev, gradient izhodne napetosti) in  druge. V nadaljevanju bomo podrobno obravnavali samo varianto b (glej sliko 4.51). Najprej bomo napravili analizo vezja (napetostno ojačenje, izkrmiljenje na izhodu, zakasnitev oziroma hitrost delovanja), nato pa poiskali povezavo med tokovi in dimenzijami tranzistorjev. 147 Mišljeno je to, ali lahko na izhod direktno priključimo logično vezje ali ne. 148 Push-pull ojačevalnik. 178 T. Dogša: Uvod v integrirana vezja U U DD DD M3 M3 M4 M4 M6 M6 R R M 1 M 1 M2 M2 - - - + - + CB CB U Uizh izh I I SS SS RB RB M8 M8 M7 M5 M7 M5 b U a U SS SS Slika 4.51: Dve enostavni strukturi dvostopenjskega CMOS komparatorja. M6 in M7 tvorita izhodni ojačevalnik. Vir: [ALLEN,2002]. 4.2.1. NAPETOSTNO OJAČENJE Če zanemarimo nekatere vplive, je preklopna napetost UT približno enaka UREF : U  U (4.46) T REF Enosmerno prenosno karakteristiko komparatorja, ki jo prikazuje slika 4.52, bomo opisali z naslednjim preprostim matematičnim modelom: U  ; U  U  U  izh max d T  Uizh   U  ; A U  U   U  U - U  (4.47) d T d T  U ; U  U - U   izh min d T Uizh Udd Udsat6 Uizhmax -U U U T Ud Uizhmin Uss Udssat7 Preklopno podočje UP Slika 4.52: Prenosna karakteristika komparatorja, če je UT = UREF = 0V. Vir: [ALLEN,2002]. T. Dogša: Uvod v integrirana vezja 179 Ud je vhodna diferenčna napetost, ki je: Ud = Uvh - UREF. Če Uizhmax in Uizhmin ustrezata logičnim nivojem, potem gre za logično vrsto izhoda, sicer pa za analogno. V preklopnem območju UP, to je med U + U in U - U, deluje komparator kot ojačevalnik z ojačenjem A: T T U - U izh max izh min A  (4.48) UP Takrat so vsi tranzistorji v nasičenju in zanje velja naslednja povezava med inkrementalnimi g parametri, delovno točko ter dimenzijami: 2 k '  W  I g n DS  g   DS I (4.49) 21 22 L Ojačenje prve stopnje: - g 21 M 2 A  - g R  (4.50) 1 21 M 2 nad g  g 22 M 2 22 M 4 Inkrementalne parametre izrazimo z delovno točko in dimenzijami: ' ' k I W k W n SS 2 n 2 L L 2 2  -  - (4.51) 1 A I    SS  Iss    n p  2 ( ) n p 2 Ojačenje druge stopnje: g M A  - g R  - 21 6 (4.52) 2 M 21 6 nad g  g  G 22 M 7 22 M 6 B 2 k ' W I p 6 6 L A  - g R  - 6 (4.53) 2 M 21 6 nad I 6     G n p  B Skupno ojačenje je produkt ojačenja prve in druge stopnje: A  A A 1 2 4.2.2. IZKRMILJENJE NA IZHODU Maksimalna napetost na izhodu je odvisna predvsem od tranzistorjev M6 in M7 oziroma od U in U . Ker na velikost teh dveh napetosti vpliva tudi RB, bomo predpostavili, da ima DSsat6 DSsat7 breme tako veliko upornost, da jo lahko zanemarimo. Na podlagi te predpostavke se bo analiza delno poenostavila. Točka, v kateri preide MOS tranzistor v triodno območje, je U  U - U . DSsat GS t k W I  ' U 2 (4.54) DS DSsat 2 L 180 T. Dogša: Uvod v integrirana vezja I 2 I U DS 6 DS 6   (4.55) DSsat 6 k ' W k ' W p 6 p 6 2 L L 6 6 Podobno izračunamo U : DSsat7 2 I (4.56) U DS 7  DSsat 7 k ' W n 7 L 7 4.2.3. ZAKASNITEV Če na vhod komparatorja priključimo stopnico, lahko izmerimo njegovo hitrost. Na sliki 4.53 vidimo tipični idealiziran odziv, ko izhodni signal narašča. (Določene podrobnosti, ki trenutno niso pomembne, so izpuščene.) Vzrok za zakasnitev t so kapacitivnosti MOS p tranzistorjev, povezav in bremena. Ker je komparator v bistvu nelinearen dinamičen sistem, je natančna analiza zakasnitev zelo zahtevna. Pomagali si bomo z nekaterimi poenostavitvami, ki bodo zahtevale izpolnitev določenih pogojev. Prvi je ta, da kapacitivnost bremena prevladuje. Zaradi tega lahko pri analizi zanemarimo parazitne kapacitivnosti tranzistorjev. Drugi pogoj bo, da naj bo upornost bremena RB tako velika, da bistveno ne bo vplivala na hitrost polnjenja oziroma praznjenja kondenzatorja CB. UD 50% 50% t Uizh  t Uizh max 50% 50% Uizh min td t tp Slika 4.53: Odziv komparatorja na stopničast vhodni signal. Vir: [ALLEN,2002]. Pri izpolnitvi teh pogojev lahko komparator obravnavamo kot popolnoma rezistiven ojačevalnik, ki ima na izhodu vezan CB. V bistvu sta CB in RB model bremena, ki je lahko npr. vhod nekega drugega analognega ali digitalnega vezja. Podobno sliko bi lahko narisali za primer, ko se izhodni signal spušča. Kadar se čas vzpona in spusta oziroma zakasnitvi razlikujeta, se običajno navaja povprečna vrednost. T. Dogša: Uvod v integrirana vezja 181 UDD M6 IB M7 CB RB USS Slika 4.54: Izhodna stopnja iz slike 4.51 in model bremena. Vir: [ALLEN,2002]. Ker pogosto velja t >> t , bomo napravili še naslednjo poenostavitev: p d  t  t (4.57) p Zaradi te poenostavitve je hitrost odvisna predvsem od gradienta izhodne napetosti149, ki ga bomo označili s S. Za idealno uravnotežen diferenčni ojačevalnik je za U -U = 0 V tudi G1 G2 Uizh = 0 V in skozi M6 in M7 teče tok delovne točke. Ko se na vhodu pojavi stopnica, steče skozi M6 dodaten tok, ki začne polniti kondenzator CB. Ker ima M6 visoko izhodno upornost, poteka polnjenje približno s konstantnim tokom (glej sliko 4.54): dq dU i   C izh B dt B dt dU i izh B  (4.58) dt CB S slike 4.54 je razvidno, da lahko gradient izhodne napetosti ocenimo z: dU U  U - U S izh izh izh max izh    min (4.59) dt t  t p Tok za polnjenje kondenzatorja zagotavlja M6. Če poznamo zahtevano vrednost S, lahko na ta način približno ocenimo potrebno velikost toka delovne točke tranzistorja M6. Ker smo uporabili določene poenostavitve (enačba 4.57), bomo zahtevali, da naj bo tok delovne točke tega tranzistorja 10-krat večji, kot je potreben za polnjenje CB. Hitrost naraščanja izhodne napetosti je zato proporcionalna dimenzijam M6. Dimenzije M6 lahko kasneje popravimo, ko s simulacijo natančno ugotovimo, kolikšna je zakasnitev t . p Ko smo določili tok I6, lahko iz razmerja tokov med tokovnimi zrcali dokaj enostavno določimo vrednosti drugih tokov. 149 Slew rate. 182 T. Dogša: Uvod v integrirana vezja 4.2.4. RAZMERJA TOKOV Tranzistorja M5 in M7 sta priključena na skupni referenčni tranzistor M8. Tokova, ki tečeta skozi njiju, sta odvisna od njunih dimenzij: W 7 I L W I W 7 7 5 5 7    (4.60) I W 5 L I L 5 5 7 7 L 5 I  I REF 8 (4.61) I  I 5 SS U U DD DD M3 M3 M4 M4 M6 M6 R R M 1 M 1 M2 M2 - - - + - + CB CB U Uizh izh I I SS SS RB RB M8 M8 M7 M5 M7 M5 b U a U SS SS Slika 4.55: Struktura dvostopenjskega CMOS komparatorja. Vir: lasten. Ker delujeta M3 in M4 kot tokovno zrcalo, morata imeti enake dimenzije. Skozi tranzistorje M3, M4, M2 in M1 teče enak tok. Ta tok je enak polovici toka, ki ga daje M5: I I I  I  I  I 5 SS   (4.62) 1 3 4 2 2 2 Pri popolnem uravnoteženju je I6 = I7 in je IB = 0, ko je U -U = 0. Ker imata M3 in M4 G1 G2 enako breme in sta enaka, je I3 = I4. Sledi, da je tudi U = U oziroma U = U . To DS3 DS4 GS3 DS4 pomeni, da se tok v M6 ne bi spremenil, če bi vrata M6 vezali na vrata M3. M3 je neke vrste referenčni tranzistor za tok I6. S tem sklepanjem smo dobili povezavo med I3 in I6: W 3 I L W I W 3 3 3 3 6    (4.63) I W 6 L I L 6 3 6 6 L 6 Na podlagi izpeljanih povezav bomo v nadaljevanju projektirali komparator. T. Dogša: Uvod v integrirana vezja 183 4.3. PROJEKTIRANJE KOMPARATORJA Pri vsakem projektiranju je treba napraviti kompromis med površino (stroški proizvodnje), zakasnitvijo in porabo električne energije. Več je zahtev, težje je projektiranje. Le redko uspemo v prvem krogu najti ustrezno rešitev. V večini primerom jo najdemo šele v več iteracijah. Tipične zahteve za komparator so:  preklopna napetost U , preklopno območje150 T Up ali ojačenje A, UDD, USS, Uizh max, Uizh min, zakasnitev t , CB, RB, temperaturno območje. p Projektiranje komparatorja bomo prikazali na konkretnem zgledu, v katerem bomo problem poenostavili in upoštevali samo nekatere osnovne zahteve, ki so podane v tabeli 4.2. V tej tabeli so podani tudi najpomembnejši procesni parametri, ki jih potrebujemo pri načrtovanju. Pravilnost projektiranja bomo preverili s simulacijo. Tabela 4.2: Zahtevane lastnosti komparatorja in poenostavljeni načrtovalski procesni podatki A A  1 000 Uizh max Uizh max  9 V Uizh min Uizh min  1 V UDD UDD = 10 V USS USS = 0 V Zakasnitev t  1 s p CB CB  1 pF UT = UREF 5V±2% = 5V±100mV Tehnologija151 2 m CMOS Poenostavljeni načrtovalski152 parametri: Utn 0,8 V Utp -0,8 V kn' 50 A/V2 kp' 22 A/V2 n 0,02 V-1 p 0,03 V-1 Projektiranje začnemo pri izhodnem delu komparatorja. Najprej določimo potreben tok delovne točke v izhodni stopnji, nato preidemo na diferenčno stopnjo. Ko smo določili vse dimenzije, je na vrsti simulacija, s katero preverimo, ali smo zadostili postavljenim zahtevam. Ker je  = 1 m, bomo dimenzije zaokroževali na to število. 150 Glej enačbo 4.48. 151 MOSIS Orbit SCNA, CMOS n-well [UYEMURA,1995]. 152 Z njmi vezje projektiramo. 184 T. Dogša: Uvod v integrirana vezja 1. Najprej izračunamo gradient izhodne napetosti (slew rate). dU U ( - U ) (9 - ) 1 S izh izh max izh   min   V 8 s  dt t 1 s  p Tok delovne točke M6 naj bo 10-krat večji kot ga zahteva izračunan S: dU 12 110- 8 I  10 C izh  10  80 A  6 dt 6 10- 2. Iz enačb 4.55 in 4.56 določimo dimenzije izhodne stopnje (M6 in M7), ki v stanju mirovanja deluje s tokom 80 A. U  U - U  V 1 DS 6 sat DD izh max W 2 I 2 80 6 6    7 27 , L k ' U 2 ( ) 22 1 6 p Dsat 6 Dimenzije zaokrožimo navzgor: W6/L6=16 m/2 m. Podobno izračunamo W7/L7=3,24, oziroma W7/L7=8 m/2 m. 3. Ker je izhodna stopnja sedaj popolnoma definirana, lahko izračunamo njeno ojačenje. 2  22 880 Iz (4.53): A   41 - 95 ,  42 - 2  80 0 02 ,  0,  03 A 1000 Ojačenje 1. stopnje mora biti : A    23 - 8 ,  24 - 1 A 42 - 2 4. Za M1 in M2 izberemo najmanjšo možno površino (W2/L2=1). Iz (4.51) izračunamo potrebni tok I oziroma I5, ki naj ne bo SS manjši od 10 A. W 4 k' 2 n L 4 50 1 I 2   139 SS    1   2 24 02 , 0 03 , 0 2 n p     A A W W 3 m  Ker tok ni manjši od 10A, so dimenzije M1 in M2: 2 1   L L 3 m  2 1 Če bi bil Iss manjši od 10A, izračunamo ponovno ustrezno razmerje W2/L2 s pomočjo naslednje enačbe: T. Dogša: Uvod v integrirana vezja 185 W I A    SS   n p2 1 2  ' L 4 k 2 n 5. Iz (4.60) določimo W5/L5. W W  I 139 W 14 m  5 7 5   4   95 , 6  7. Dimenzije M5 so: 5  L L  I 80 L 2 m  5 7 7 5 6. Določimo dimenziji tokovnega zrcala M3 in M4. Iz (4.63): W I W 139 3 SS 6    8  97 , 6  7 L 2 I L 2  80 3 6 6 W W 14 m  Dimenzije M3 in M4 so: 3 4   L L 2 m  3 4 7. Določitev in realizacija I . REF Za I izberem 10A in izračunamo potrebne dimenzije M8: REF W 5 I L W W I 10 5 5 8 5    REF  8   57 , 0  5 , 0 I W L L I REF 8 139 8 5 SS L 8 W 3 m  Dimenzije M8 so: 8  L 6 m  8 Na M8 je napetost: I 10 U 8   U   8 , 0  V 69 , 1 GS 8 k' W tn 50 3 n 8 2 L 2  6 8 Ker bo na M8 1,69 V, moramo na preduporu zagotoviti naslednji padec: U  U - U 10 - 69 , 1  , 8 V 21 GSA DD GS 8 186 T. Dogša: Uvod v integrirana vezja Glede na pragovno napetost U = 0,8 V, bomo predupor R realizirali s tremi t enakimi PMOS upori (glej sliko 4.56). Na vsakem naj bo tretjina napetosti oziroma 2,74V. Ker poznamo tok I in U , lahko določimo dimenzije M9, DS GS M10 in M11: W I 10 1 9  REF   , 0 24  L k 9  U - p U - GS 9 Tp  ' 2  74 , 2 8 , 0 2 22 5 2 2 W W W 3 m  Dimenzije M9, M10 in M11 so: 9 10 11    L L L 15 m  9 10 11 UDD IREF UDD M9 R U GSA M10 U GSA M8 M11 USS U REF M8 U GS8 USS Slika 4.56: Izvedba delilnika. Vir: lasten. Glede na predhodne izračune smo vse dimenzije tranzistorjev zbrali v tabeli 4.3. Tabela 4.3: Dimenzije tranzistorjev za 1. in 2. načrtovalsko iteracijo. Vir: lasten. 1. načrtovalska iteracija 2. načrtovalska iteracija M1 W = 3 µm L = 3 µm M1 W = 3 µm L = 3 µm M2 W = 3 µm L = 3 µm M2 W = 3 µm L = 3 µm M3 W = 14 µm L = 2 µm M3 W = 14 µm L = 2 µm M4 W = 14 µm L = 2 µm M4 W = 14 µm L = 2 µm M5 W = 14 µm L = 2 µm M5 W = 14 µm L = 2 µm M6 W = 16 µm L = 2 µm M6 W = 16 µm L = 2 µm M7 W = 8 µm L = 2 µm M7 W = 8 µm L = 2 µm M8 W = 3 µm L = 6 µm M8 W = 4 µm L = 2 µm M9 W = 3 µm L = 15 µm M9 W = 3 µm L = 15 µm M10 W = 3 µm L = 15 µm M10 W = 3 µm L = 15 µm M11 W = 3 µm L = 15 µm M11 W = 3 µm L = 15 µm T. Dogša: Uvod v integrirana vezja 187 Tabela 4.4: Odstopanja od zahtev. Vir: lasten. Zahtevano Dejansko153 Odstopanje A 1000 1229 23 % A1 24 26 8 % A2 42 47 12 % Up 5V±100mV 5V±5mV 5% Zakasnitev tp 1 s 419 ns -58 % Uizh max 9 V 9,7 V -8 % Uizh min 1 V 0,3 V -70 % Pravilnost projektiranja smo preverili s simulatorjem. Ker smo z začetno varianto dobili premalo ojačenje (A = 453), smo povečali razmerje W8/L8 in s tem zmanjšali referenčni tok (M8). V tabeli 4.4 so zbrane zahteve in odstopanja. Načrtovanje s poenostavljenimi parametri je bilo pravilno, saj so vse zahteve izpolnjene. Zahteve glede zakasnitve, ojačenja in izkrmiljenja so popolnoma izpolnjene. Da bi dobili realna odstopanja od zahtev, bi bilo potrebno v nadaljevanju napraviti še ogliščno analizo. File: KOMPARATOR_2021.dwg 15.4.2021 VDD VDD 10.0V X_M9 W = 2U VDD 1 L = 10U 6 10 X_M4 X_M3 W = 14U X_M6 W = 14U 7.55V L = 2U W = 16U Uvh L = 2U X_M14 Uvh1 L = 2U 8.89V W = 4U Vvh X_M10 L = 2U Uizh1 Uizh1 V7 5 W = 2U 8.89V Uizh1 11.2mV 2 L = 10U X_M1 X_M2 Uizh W = 2U W = 2U 7.31V CBx L = 2U 5 4.55V L = 2U X_M13 1pF CB W = 2U X_M11 5.00V 1pF L = 2U 8 7 W = 2U Uvh1 Uvh2 L = 10U 5.00V Uvh2 X_M7 2.69V VREF W = 8U 12 4 5 L = 2U X_M5 W = 14U X12 L = 2U P1_2um_L2 X_M8 W = 4U 1.03V L = 2U IC tehnologija U D D U SS 0V GN D VSS 0 Slika 4.57: Komparator (v okvirju) z dodanim testnim vezjem in vozliščnimi napetostmi. Desno spodaj (X12) je kontejner s podatki o tehnologiji. Vir: lasten. 153 Uporabljen je model Level = 2. 188 T. Dogša: Uvod v integrirana vezja 1 uizh 9.00 Uvh = 5.00 V, Uizh = 4.99 V 7.00 lts t1 vo lo 5.00 in P Delta Uvh = 6,50mV, Delta Uizh = -7,99 V izhu 3.00 1.00 1 4.985 4.995 5.005 5.015 5.025 vvh in volts Slika 4.58: Prenosna karakteristika komparatorja. Napetostno ojačenje je A = -7990mV/6,5mV = -1229. Vir: lasten. 1 uvh 2 uizh 1 22.5 8.50 17.5 3.50 Uvh lts lts o o t1 v v lo 12.5 -1.50 in in Delta x = 419 ns, Delta y = 4.99 V P h h iz v u u Uizh 7.50 -6.50 2.50 -11.5 2 1.00u 3.00u 5.00u 7.00u 9.00u time in seconds Slika 4.59: Hitrost odziva na stopnico. Zakasnitev pri spustu Uizh je 419 ns, zakasnitev komparatorja pa je približno154 210 ns. Nesimetričnost zakasnitev bi lahko odpravili, če bi izhodno stopnjo (M6 in M7) zamenjali s push-pull ojačevalnikom (glej sliko 4.51b). Vir: lasten. 154 Povprečna vrednost zakasnitve pri vzponu in spustu signala. T. Dogša: Uvod v integrirana vezja 189 4.4. VPRAŠANJA IN NALOGE 1. Projektiraj CMOS delilnik napetosti, ki bo zmanjšal napetost 5 V na 1,7 V. S simulatorjem preveri linearnost delilnika. Procesni podatki: k'n = 28 A/V2, k'p = 14 A/V2, Utn = 0,7 V, Utp = -0,7 V. 2. Določi W2/L2. Kolikšna je UGS1 in R2? Procesni podatki: k'n = 40 A/V2,  = 0,04 V-1, Utn = 1V, Uss = 0 V. 10V R2 R1 100A 20 A 5/10 M 1 M 2 USS 3. Kolikšna je lahko maksimalna vrednost R1 (glej nalogo 2), da bo tokovno zrcalo še pravilno delovalo? Procesni podatki: k'n = 40 A/V2,  = 0,04 V-1, Utn = 1V, Uss=0 V. 4. Pri nalogi 2 upor R2 zamenjaj z ustreznimi PMOS upori. Kolikšne so njihove dimenzije? k'p = 20 A/V2, Utp = -1 V. 5. V vezju potrebujemo dva tokovna vira (20 A in 40 A), ki bosta delovala do najmanj 1 V. Določi dimenzije tranzistorjev in upora R. Referenčni tok naj bo 10 A. Podatki: Utn = 0,8 V, kn = 50 A/V2, kp = 25 A/V2, UDD = 5 V. 6. Izračunaj velikost toka I. Podatki: UDD = 20 V, k' = 20 A/V2, Ut = 1 V. DD U T U T 1 GS1 2 165 520 10 25 I R 100k IR 7. Izračunaj napetostno ojačenje NMOS ojačevalnika, če je U  vh 0 V, U = 0 V, U BS tn = 1 V, kn = 40 A/V2, n = 0,03 V-1, W = 5 m, L = 5 m, R = 15,6 k. 190 T. Dogša: Uvod v integrirana vezja +5V R uizh M n uvh -5V 8. Določi dimenzije obeh tranzistorjev. Body pojav zanemari. Izračunaj potrebno enosmerno napetost na vhodu ojačevalnika, da bo M1 v področju nasičenja. Kolikšna je izhodna upornost ojačevalnika? Nariši prenosno karakteristiko in določi meje vhodnega in izhodnega signala, pri katerih še ne nastopajo velika popačenja. Zahteve za ojačevalnik: Au = -5, U   DS1 UDD / 2 in IDS1 10 A. Procesni podatki so: k'n = 50 A/V2, Utn = 1V, n = 0,04 V-1, γ = 0,4 V-1/2, 2m tehnologija. UDD= 4V I DS W M 2 2 L2 I DS M1 W U 1 izh U L vh 1 9. Izračunaj napetostno ojačenje Uizh /Uvh za majhne signale. S simulatorjem natančno določi, pri kolikšni vhodni prednapetosti ima ojačevalnik največje ojačenje. Procesni podatki: Utn = 0,7 V, Utp = -0,7 V, kn = 14 A/V2, kp = 4 A/V2, p = n = 1/50V-1. DD U =+5V T T 3 2 10 10 5 5 R T1 68k uizh 5 10 uvh =-5V SS U T. Dogša: Uvod v integrirana vezja 191 10. Dimenzioniraj preprost enostopenjski CMOS ojačevalnik, ki bo imel ojačenje A>150. Podatki: Utn = 1 V, Utp = -1 V, kn = 50 A/V2, kp = 25 A/V2, p = n = 1/50 V-1. Kolikšna je potrebna vhodna prednapetost? 11. Na sliki je prikazan preprost diferenčni ojačevalnik. Izračunaj napetostno ojačenje za majhne vhodne signale. S simulatorjem določi odvisnost prenosne karakteristike od sofazne napetosti (US = -2 V…2 V) in preostalo napetost. Procesni podatki: kn = 28 A/V2, kp = 14 A/V2, n= p= 0,01 V-1, Utn = 1 V, Utp = -1 V. UDD =+5V M M 3 4 30 30 10 10 Uizh 10 10 10 10 U M M  1 1 2 U R=80k 2 I SS M M 5 6 10 10 10 10 USS=-5V 12. Kolikšno je napetostno ojačenje ojačevalnika s slike 4.40? Tok skozi M6 je 20 A, k'n = 110 A/V2, k'p = 50 A/V2,  = 0,04 V-1, Utp = -0,7 V, Utn = 0,7 V, hFE = 100, UDD = 5 V, USS = -5 V. 13. V vezju, ki je na sliki 4.55, spremenimo M6 v NMOS. Komentiraj izhodno stopnjo. Kolikšno je napetostno ojačenje? 14. Projektiraj komparator, ki bo še enkrat hitrejši od tega, katerega lastnosti so v tabeli 4.2. Ostali podatki so enaki. U 15. Izračunaj tok tokovnega vira, njegovo izhodno upornost DD ter miminalno napetost, do katere še deluje kot tokovni generator. U tp = -0,7 V, kp = 50 A/V2, p = 0,05 UGS3 M3 M2 V-1, R = 68 K, UDD = 5 V, USS = -5 V. U 20/5 DS2 10/5 IR I u izh R M1 10/5 u vh U SS 16. Nariši vezje na nivoju tranzistorjev. Določi tudi njihove dimenzije. Debelina oksida, ki ločuje obe polikristalni plasti, je 0,5 m. 192 T. Dogša: Uvod v integrirana vezja VDD C C Legenda: polisilicij 2 difuzija polisilicij 1 kovina p-otok kontakt med kovino in površino Si kontakt med polisilicijem in kovino VSS A B C D 17. Uporabi rezultat prejšnje naloge. Kolikšno je napetostno ojačenje, če je VDD = 20 V in VSS = 0 V, k'n = 40 A/V2, k'p = 20 A/V2,  = 0,04 V-1, Utp = -1 V, Utn = 1 V, napetost na sponki B proti VSS je 4 V? Izračun ojačenja preveri s simulatorjem. 18. Vezje pri prejšnji nalogi je nepopolno. Projektiraj manjkajoči del, ki ustvari 4 V napetost na sponki B proti VSS. 19. S simulatorjem določi frekvenčno karakteristiko ojačevalnika iz naloge 17. Kolikšna je zgornja frekvenčna meja? T. Dogša: Uvod v integrirana vezja 193 5. BIPOLARNA INTEGRIRANA VEZJA Bipolarni tranzistor kot parazitni element smo delno že obravnavali pri CMOS vezjih. Srečali smo ga tudi pri izhodnih stopnjah MOS ojačevalnikov. Tam smo tudi posebej poudarili njegove dobre lastnosti, zaradi katerih se uporablja v izhodnih stopnjah (glej poglavje 4.1.10. Izhodne stopnje, str. 167). V tem kratkem poglavju bomo obravnavali nekatere bistvene lastnosti bipolarnega tranzistorja, ki jih bomo kasneje potrebovali. Podrobno obravnavo je mogoče najti v mnogih knjigah. Nekaj jih je tudi navedenih na koncu skripte [GRAY,1993], [ZAJC,1989]. Podobno velja za tehnologijo izdelave. Razvoj integriranih vezij se je začel z bipolarno tehnologijo, ki temelji na planarni tehnologiji oziroma na njenih osnovnih korakih: epitaksiji, difuziji, oksidaciji, litografiji in metalizaciji. Ker je ta tehnologija danes že zastarela in ker jo je zamenjala BiCMOS, jo bomo nadaljevanju samo na kratko opisali. Opisali bomo, kako pridemo od koncepta osnovne bipolarne strukture do integrirane izvedbe. Začeli bomo z najbolj enostavno izvedbo, ki jo bomo nato postopoma izpopolnjevali. 5.1. BIPOLARNA TEHNOLOGIJA Struktura bipolarnega tranzistorja je kompleksnejša od MOS tranzistorja. To se kaže tudi v tehnologiji, ki potrebuje več mask, in v enačbah, s katerimi opisujemo karakteristiko. Dober bipolarni tranzistor mora imeti tanko bazo, kolektorsko plast s konstantno koncentracijo in močno dopiran emitor. Ker dobimo z difuzijo padajoč profil koncentracije nečistoč, je za izdelavo kolektorske plasti edina možnost epitaksija. To je tudi ena izmed pomembnih razlik med klasično bipolarno in klasično MOS tehnologijo. Pri slednji smo lahko vse potrebne polprevodne strukture napravili z difuzijo oziroma ionsko implantacijo. C B E E B C n+ p+ n+ p n p+ p+ p n n n+ p-substrat a b Slika 5.1: Od koncepta NPN tranzistorja (a) do integrirane izvedbe (b). Metalizirani priključki niso narisani. Vir: lasten. 194 T. Dogša: Uvod v integrirana vezja V začetnih korakih najprej napravijo epitaksijsko plast, v katero z difuzijami oziroma ionsko implantacijo ustvarijo ustrezne plasti (glej sliko 5.2). epitaksijska plast difuzija baze p n n p-substrat p-substrat p-substrat Slika 5.2: Začetni koraki pri izdelavi bipolarnega tranzistorja. Vir: lasten. Pri epitaksiji se enakomerno nalaga plast silicija po celotni površini rezine. Ker ne želimo, da bi bili vsi kolektorji povezani med seboj, je treba rešiti problem izolacije (pri MOS tranzistorjih tega problema ni bilo!). Ker epitaksije ni mogoče omejiti le na del površine, je treba na vseh mestih, kjer ne bo nobenega elementa, izvesti tako globoko difuzijo (p+), da se stakne s substratom. Na ta način dobimo n-otoke. Ker je substrat na najnižjem potencialu, so vsi pn-spoji med substratom in otoki zaporno polarizirani. Dobili smo izolirane otoke, v katere lahko namestimo tranzistorje oziroma upore (slika 5.3). Po tem koraku z difuzijami napravimo ostali del strukture. V primerjavi s klasično CMOS tehnologijo potrebujemo več mask155. p+ p+ p+ n n n p+ p+ p+ n p+ n p+ n p+ p-substrat Slika 5.3: Izolirani otoki, v katere namestimo tranzistorje in upore (tloris in presek). Vir: lasten. Bistveni del tranzistorja je v bazi in delno na robu emitorske in kolektorski plasti. To področje, ki je na sliki 5.4 označeno črtkano, tvori intrinzični tranzistor. Tukaj se dogaja ves proces, ki je značilen za bipolarni tranzistor. Tudi večina enačb, ki opisujejo karakteristiko tranzistorja, se nanaša samo na intrinzični del. Dostop do intrinzičnega tranzistorja omogoča preostali del strukture, katerega vpliv je treba posebej modelirati. 155 Pri tipični osnovni bipolarni tehnologiji potrebujemo od 6 do 8 mask. T. Dogša: Uvod v integrirana vezja 195 C B E B E C E B C n+ p+ n+ n rb p n p p n n n rc p-substrat a b c Slika 5.4: Od koncepta do najbolj preproste variante NPN tranzistorja. Vir: lasten. Vsaka oddaljenost med priključki in med intrinzičnim tranzistorjem pomeni parazitno upornost. Ker je intrinzični tranzistor relativno oddaljen od fizično dostopnih točk, moramo do njega zagotoviti čim manjšo upornost. Parazitne upornosti156 rc, re in rb upočasnjujejo delovanje tranzistorja in hkrati tudi povečujejo minimalno kolektorsko napetost U (saturacijska CE napetost). Ker je r najbližji in ker je emitor tudi močno dopiran, ima najnižjo upornost. Pri e načrtovanju moramo predvsem paziti, da rc in rb nista preveliki. Zmanjšamo ju lahko na naslednje načine: 1. uporabimo čim več kontaktov, 2. med kolektor in substrat vstavimo močno dopirano n+ plast (pokopana plast), 3. poskrbimo, da so razdalje do intrinzičnega tranzistorja čim krajše. C B E p+ n+ p+ n+ p pokopana plast p+ p+ n C B E p+ p+ n+ n+ p+ n+ p p-substrat n p+ b a Slika 5.5: Presek (a) in tloris (b) tipičnega bipolarnega tranzistorja. Kontakti in kovinske povezave zaradi preglednosti niso narisani. Pokopana plast zmanjša parazitno upornost r . c Vir: [GRAY,2009]. Glede na položaj emitorja in kolektorja poznamo dve vrsti bipolarnih tranzistorjev: vertikalnega in lateralnega. Pri vertikalnem teče glavnina toka v vertikalni smeri, pri lateralnem pa v vodoravni (slika 5.6). Pri lateralnem je emitor obdan s kolektorjem. Ker je proces (globine difuzij in koncentracija) optimiran na izdelavo vertikalnega NPN tranzistorja, so lateralni dosti slabši157, slabša je tudi njihova frekvenčna karakteristika). Ker pri večini tehnologij ni možno hkrati napraviti dober vertikalni NPN in vertikalni PNP, je za PNP vrsto edina možnost ravno lateralna izvedba. Izjema je substratni PNP, ki pa ima kolektor vezan na napajalno napetost in je zaradi tega primeren le za delovanje v orientaciji s skupnim kolektorjem. Kot smo že omenili pri 156 Zaradi pomanjkanja prostora re ni narisan. 157 Tokovno ojačenje hFE vertikalnega je približno 50-250, lateralnega pa približno 20-50. 196 T. Dogša: Uvod v integrirana vezja MOS ojačevalnikih, je možno z Darlingtonovo vezavo NPN in PNP tranzistorja povečati tokovno ojačenje (glej sliko 5.38, str. 170). Tabela 5.1: Tipične vrednosti parametrov vertikalnega NPN in lateralnega PNP tranzistorja. Vir: [GRAY,1993]. Vertikalni NPN Lateralni PNP Parameter površina emitorja 2 m2 površina emitorja 2 m2 h FE 120 50 Is 610-18 A 610-18 A VA 35 V 30 V BVCE0 8 V 14 V BV CB0 18 V 18 V BV EB0 6 V 18 V  F 10 ps 650 ps R 5 ns 5 ns I c0 1 pA 1 pA C E B C B E C n+ p n+ p+ n+ p+ p p n n p-substrat p-substrat a b p C C p n n E E p n+ n n+ p n p+ p+ n+ B B c d Slika 5.6: Lateralni (a) in vertikalni bipolarni tranzistor (b). Vir: lasten. Klasična bipolarna tehnologija je naravnana predvsem na izdelavo vertikalnega NPN tranzistorja. S plastmi, ki jih dobimo pri tem procesu, je možno napraviti tudi druge elemente158:  substratni (vertikalni) PNP in lateralni PNP,  diode (stikalne, Zenerjeve),  tiristor,  plastne upore (napravljeni z difuzijo ali ionsko implantacijo) in preščipnjene upore,  kondenzatorje,  Schottkijeve diode in spojne FET-e. 158 Tukaj jih bomo samo našteli. Podrobnejši opisi so v npr. [FURLAN,1975], BILJANOVIĆ,2001, [GRAY,1993]. T. Dogša: Uvod v integrirana vezja 197 5.2. MODEL BIPOLARNEGA TRANZISTORJA Modeliranje bipolarnega tranzistorja je zahtevnejše kot pri MOS tranzistorju. Enosmerno odvisnost med tokovi in napetostmi opisujejo Ebers-Mollove enačbe (glej sliki 5.1 in 5.2). Ker so transcendentne, je njihova uporaba pri analizi zelo zahtevna. I C I B I E U U BE BC     I I  e UT  1   I  e UT  - - -  1 (5.1) E ES R CS     U U BE BC     I  I  e UT  1 - I  e UT  - -  1 (5.2) C F ES CS     kT U  T q Ebers-Mollove enačbe opisujejo enosmerne razmere le v tistem delu karakteristike, kjer je delovna točka še relativno oddaljena od mejnega področja. Blizu mejnih vrednosti začnejo delovati še dodatni fenomeni, ki jih Ebers-Mollove enačbe ne upoštevajo. Prav tako niso upoštevane dinamične lastnosti. Z dodajanjem parazitnih kapacitivnosti lahko to pomanjkljivost delno odpravimo. Ebers-Mollov model je bil eden izmed prvih, ki je celovito obravnaval karakteristiko bipolarnega tranzistorja. Kasneje so se pojavili izboljšani modeli, ki so upoštevali tudi dinamični vidik tranzistorja: npr. simulator SPICE uporablja Gummel-Poonov model. Področje nasičenja IC Linear I n B o področje UCE IC = 0, Zaporno področje Slika 5.7: Približen položaj linearnega področja, področja nasičenja in zapornega področja. Vir: lasten. 198 T. Dogša: Uvod v integrirana vezja Pri projektiranju in pri preprosti analizi se zaradi zahtevnih enačb zatekamo k poenostavitvam. Poenostavitve so povezane z velikostjo signala oziroma s področjem na karakteristiki. Npr.: če gre za majhne signale, uporabimo preproste dvovhodne parametre oziroma modele. Tranzistor lahko deluje v linearnem področju, v področju nasičenja in v zapornem področju. Vsakemu izmed teh področij pripada določen model (glej sliko 5.8). Področje delovanja je odvisno od polarizacije pn-spojev (glej tabelo 5.2). Pri določitvi si pomagamo z napetostmi U , U in U . Glede na rezultate naših ocen nato izberemo enega BE CB CE izmed preprostih modelov, ki jih prikazuje slika 5.8. I I I I I I B C B C B C B C B C B C h I FE B UCES E E E a b c Slika 5.8: Modeli za linearno področje (a), za področje nasičenja (b) in za zaporno področje (c). Glej tudi sliko 5.7. Vir: lasten. Ker je tok baze eksponencialno odvisen od U , se zelo redko uporabljajo modeli, pri katerih BE bi nastopala odvisnost tokov od U . Če bomo kljub temu takšno odvisnost kasneje potrebovali, BE jo bomo izpeljali iz Ebers-Mollovih enačb. Mnogokrat diodo nadomestimo kar z napetostnim virom, ki ima vrednost 0,6V. Pri določanju področja, v katerem deluje tranzistor, si lahko pomagamo tudi s tabelo 5.2. Ko smo določili ustrezno področje, izberemo še ustrezen model (glej sliko 5.8). Tabela 5.2: Režimi oziroma področja delovanja NPN tranzistorja. Glej tudi sliko 5.7. Vir: lasten. SPOJ NAPETOSTI TOK IME ZGLED PODROČJA UPORABE EB : prevodno U  0 V 6 ,  BE I I h (linearno) aktivno ojačevalnik C B FE CB : zaporno U  V 0 CB EB : zaporno U  0 V 6 , I  0  zaporno področje BE stikalo E , I 0 C CB : zaporno U  V 0 I  0 CB B EB : prevodno U  0 V 6 ,  BE I I h nasičenje stikalo C B FE CB : prevodno U  V 0 CB EB : zaporno U  V 0 EB inverzno aktivno CB : prevodno U  0 V 6 , BC T. Dogša: Uvod v integrirana vezja 199 Ker tudi povezava med dimenzijami in karakteristiko ni več tako preprosta, kot je bila pri MOS tranzistorju, je ne bomo obravnavali. Tam je tok tekel v vodoravni smeri in zato smo lahko z razmerjem W/L spreminjali lastnosti tranzistorja (npr. strmino). Ker je pri vertikalnem tranzistorju glavnina dogajanja v vertikalni smeri, s širjenjem emitorja bistveno ne vplivamo na karakteristiko. Z večanjem površine emitorsko-baznega spoja večamo samo maksimalni emitorski tok. C B E Slika 5.9: Tranzistor z U = 0V je v linearnem področju. Vir: lasten. CB 5.3. NEKATERI BIPOLARNI GRADNIKI Na kratko bomo obravnavali samo najvažnejše bipolarne gradnike. Med njimi ne bo močnostne bipolarne izhodne stopnje, saj smo jo obravnavali že pri MOS ojačevalnikih. 5.3.1. TOKOVNA ZRCALA Bipolarna tokovna zrcala imajo zelo podobno strukturo kot MOS zrcala. Na sliki 5.10 je prikazano bipolarno tokovno zrcalo. Oba tranzistorja, ki naj bosta popolnoma enaka, naj obratujeta v linearnem področju. Ta pogoj je pri Ta zagotovo izpolnjen, saj je U = 0. Tranzistor Tb lahko deluje v linearnem področju ali pa je v nasičenju. To je odvisno od BC padca napetosti na bremenu, kar pa na sliki ni narisano. Ia Ib I ca Iba Ibb T T a b Slika 5.10: Bipolarno tokovno zrcalo. Vir: [GRAY,2009]. 200 T. Dogša: Uvod v integrirana vezja Ker je na obeh tranzistorjih enaka napetost U , sta tudi bazna oziroma kolektorska toka BE enaka. Tok Ia je enak: I  I  I  I a ca ba bb  2  I  I  2 I  I 1  a cb bb cb h  FE Za h >>1 se zgornja enačba poenostavi v: FE I  I a b Torej oba toka sta skoraj enaka. Ia je referenčni tok, ki ga zagotovimo na podoben način kot pri MOS tokovnih zrcalih. Najbolj enostavna varianta je upor, ki je priključen na napajalno napetost. Ker je U približno 0,6 V, velja: BE UDD - 0 6 , - USS I  a Ra UDD Ra Ib Ia T T a b USS Slika 5.11: Enostavna realizacija referenčnega toka. Vir: [GRAY,2009]. Pogosto potrebujemo razmerje tokov, ki bo različno od 1. Poglejmo natančneje, kakšno je razmerje tokov. Tokrat bomo uporabili Ebers-Mollove enačbe. Kadar deluje tranzistor v linearnem področju, lahko v enačbi (5.1) zanemarimo drugi člen. Hkrati lahko zanemarimo tudi enico: U U BE BE   I I  e UT  1  - I e UT  - - (5.3) E ES ES   Ker je emitorski tok približno enak kolektorskemu, lahko zapišemo naslednje razmerje tokov: UBEa I I - I e UT I a Ea ESa ESa    I I UBEb I b Eb - I e UT ESb ESb T. Dogša: Uvod v integrirana vezja 201 Ker sta obe bazni napetosti enaki, lahko enaka člena v zgornji enačbi krajšamo. Tok I je ES proporcionalen površini bazno-emitorskega spoja in konstanti k, v kateri so zajeti ostali parametri. Če sta oba tranzistorja popolnoma enaka, je razmerje enako 1. Iz enačbe je razvidno, da lahko s površinami S določamo razmerje tokov. I k  S S a a a   (5.4) I k  S S b b b UDD Ra Ib Ic Ia USS Slika 5.12: Niz tokovnih zrcal. Vir: [GRAY,2009]. Namesto povečanja tranzistorjev lahko isto dosežemo z vzporedno vezavo enakih tranzistorjev (slika 5.12). Za večja razmerja (nad 5) izberemo raje logaritemsko Widlarjevo zrcalo, ki ga prikazuje slika 5.13. Ib Ia T T a b Rb USS Slika 5.13: Logaritemsko Widlarjevo zrcalo. Vir: [GRAY,2009]. Zopet bomo zahtevali, da sta oba tranzistorja popolnoma enaka. Najprej zapišemo napetostno zančno enačbo: U  U  I R (5.5) BE 1 BE 2 b b Iz (5.3) izrazimo U : BE I U  U E ln BE T IES 202 T. Dogša: Uvod v integrirana vezja Ta izraz vstavimo v enačbo 5.5, in ker sta tranzistorja popolnoma enaka, dobimo naslednjo transcendentno enačbo: I U a ln  I R T I b b b Razmerje je sedaj v logaritemskem izrazu, kar pomeni, da lahko z uporom Rb dosegamo zelo velika razmerja tokov. Iz enačbe je tudi razvidno, da mora biti I >I , sicer bo logaritem a b negativen. Žal je enačba na analitični način nerešljiva. Pri projektiranju je v bistvu ne potrebujemo, saj izhajamo iz znanega razmerja tokov. Iz zgornje enačbe lahko hitro izračunamo potrebno upornost Rb: U I R T a  ln b I I b b Zgled: Za razmerje tokov 1:20 (I = 200 A, I = 10 A) je potreben upor 7,5 K. a b 5.3.2. TRANSKONDUKTANČNI OJAČEVALNIK Bipolarni transkonduktančni ojačevalnik ima enako strukturo kot MOS varianta. Majhna sprememba vhodne napetosti povzroči majhno spremembo kolektorskega toka. Ker je vhodna napetost na T2 povečana za U, se poveča tudi kolektorski tok za Ic. Pri tranzistorju T1 je ravno obratno. Ker teče v obeh vejah tokovnega zrcala enak tok, mora zaradi Kirchhoffovega tokovnega zakona teči v breme tok 2Ic. UDD IEE Ic 2  Ic IEE Ic 2 IEE- Ic 2 Rb T T 2 1 U+ U U- U IEE UEE Slika 5.14: Bipolarni transkonduktančni ojačevalnik. Vir: [GRAY,2009]. T. Dogša: Uvod v integrirana vezja 203 Ic je proporcionalen inkrementalni transkonduktanci g21 tranzistorja T2 in spremembi napetosti na UBE:  I  g  U  g  U c 21 BE 21 g21 lahko enostavno ocenimo, če poznamo kolektorski tok T2 ( k je dimenzijska konstanta z vrednostjo 1V): 33 I g c  21 k Vhodna napetost je razlika med U in U : 1 2 u  U - U  2 U  vh 1 2 Tok, ki teče v breme, je: u 33 I u 33 I i vh c vh EE   (5.6) b k 2 k Iz zgornje enačbe je razvidno, da je strmina transkonduktančne prenosne karakteristike celotnega ojačevalnika enaka strmini tranzistorja T2 oziroma T1. Tokovni generator, ki zagotavlja tok delovne točke, realiziramo s tokovnim zrcalom ali pa z uporom velike vrednosti. Zgled: Izračunaj Uizh, če se vhodna napetost Uv spremeni od 0 V na 5 mV. Vsi tranzistorji so enaki. Ostali podatki: UDD = 10 V, UEE = -10 V, R = 10 K, Rb =10 K. Rezultat preveri s simulatorjem. UDD T T 3 4 R Rb  Uizh T T 2 1 Uv T T 5 6 UEE Slika 5.15 Zgled transkonduktančnega ojačevalnika. Vir: lasten. - - Skozi T5 teče referenčni tok UDD UEE U I BE   2 mA 5 R 204 T. Dogša: Uvod v integrirana vezja Zaradi tokovnega zrcala velja: I  I / 2 in I  I 1 6 5 6 Inkrementalno transkonduktančno ojačenje T1 je: I 33 33 mA 1 g 1    mA 33 / V 21 k V Ojačevalnik krmilimo z vhodno napetostjo: u  U - U  mV 5 vh 1 2 V breme teče tok: i  g  u  33 mA / V  5 - mV  0 - ,165 mA b 21 vh   Na bremenu se pojavi napetost -1,65 V. S simulatorjem dobimo -1,41 V (podatki za modele tranzistorjev NPN h = 80, PNP h = 10). FE FE 5.3.3. ECL DRUŽINA Večina logičnih vezij deluje tako, da tranzistorji prehajajo iz področja zapore v področje nasičenja. Nakopičeni nosilci v bazi tranzistorja, ki prehaja iz nasičenja v linearno področje, povzročajo zakasnitev. Temu so se snovalci ECL (Emitter Coupled Logic) vezij izognili tako, da vsi tranzistorji delujejo neprestano v aktivnem področju in nikoli ne pridejo v nasičenje oziroma zaporo. Preden začnemo razlago delovanja, je treba podati korespondenco med logičnimi vrednostmi in analognimi napetostmi (slika 5.16). Pri razlagi bomo uporabili kar tipične vrednosti, ki so na sliki poudarjene s puščico. 0V -0,69V "1" -0,8V -1,025V UREF = -1,2V -1,35V -1,6V "0" -5,2V Slika 5.16: Korespondenca med analognimi napetostmi in logičnimi nivoji. Vir: [TAUB, 1977]. T. Dogša: Uvod v integrirana vezja 205 Osrednji del vezja je diferenčni ojačevalnik, ki ga tvorita tranzistorja T1 in T2 (slika 5.17). T2 je vedno priključen na referenčno napetost, ki znaša -1,2 V. Referenčna napetost in napetosti logičnih nivojev so tako izbrane, da noben tranzistor nikoli ne pride v nasičenje oziroma v zaporo. Če je na bazi T1 nižja napetost (npr. -1,6 V) od referenčne (-1,2 V), potem večina toka teče skozi T2. Vrednost R2 je izbrana tako, da se takrat na njem ustvari padec napetosti 1V. Na izhod diferenčnega ojačevalnika je priključen emitorski sledilnik, ki loči izhod od diferenčnega ojačevalnika in hkrati zagotavlja nizko izhodno upornost. Če še upoštevamo U tranzistorja BE T3, dobimo na izhodu -1,6 V. To pa je glede na logične nivoje logična ničla. Torej na vhod smo dali logično ničlo in ta se je pojavila tudi na izhodu. R1 R2 T3 UREF = -1,2V T1 T2 Uvh + R3 Uizh USS Slika 5.17: Bistveni del ECL logičnih vrat. Vir: [TAUB, 1977]. Ko na vhod priključimo logično enico oziroma -0,8 V, steče večina toka skozi T1. Na R2 se ustvari majhen padec napetosti 0,2 V oziroma na izhodu dobimo -0,8 V. Glede na logične nivoje je to logična enica. 0,2V R1 R2 1V T3 T2 T1 0,6V -1,6V -1,2V -1,6V R3 Uizh USS Slika 5.18: Na vhod je priključena logična 0. Vir: [TAUB, 1977]. Takšno logično vezje je seveda za zdaj še neuporabno. Sedaj na vhod paralelno k T1 priključimo dodatni tranzistor T4. Takoj ko bo na T4 ali pa na T1 napetost -0,8V ("1"), bo večina toka stekla skozi T1 oziroma T4. Torej dobili smo dvovhodna OR vrata. S paralelnim 206 T. Dogša: Uvod v integrirana vezja priključevanjem še večjega števila tranzistorjev lahko dobimo večvhodno vezje. Ker je dogajanje na T1 ravno nasprotno kot na T2, lahko s priključitvijo izhodnega tranzistorja dobimo NOR vrata. 0,2V 1,2V R1 R2 T3 T2 T1 0,6V -0,8V -1,2V -0,8V R3 Uizh USS Slika 5.19: Na vhod je priključena logična 1. Vir: [TAUB, 1977]. Ker dejansko samo preusmerjamo tok T1 in T2, je tok iz napajalnega vira neprestano konstanten. Pri drugih logičnih vezjih dobimo kratke sunke, kar povzroča motnje na napajalnih linijah. Pri CMOS vezjih so se tokovni sunki pojavili samo pri prehodu logičnega stanja, ko sta za trenutek prevajala oba tranzistorja. Po preklopu pa je tok padel na nič, kar je zelo ugodno. Pri ECL je obremenitev napajalnega vira neprestano enaka ne glede na spremembe stanja. Zato prištevamo ECL vezja k tistim vezjem, ki za svoje delovanje potrebujejo kar precejšno moč vira. R1 R2 T3 T1 T2 T4 Q -1,2V R3 X1 X2 USS Slika 5.20: Dvovhodna NOR vrata. Vir: [TAUB, 1977]. Nenavadni logični nivoji otežujejo povezovanje z drugimi družinami logičnih vezij. Z ustreznimi napetostnimi translatorji lahko te probleme enostavno rešimo. T. Dogša: Uvod v integrirana vezja 207 5.4. VPRAŠANJA IN NALOGE 1. Kolikšna sta tokova I2 in I3, če so vsi tranzistorji enaki (UDD = 10 V, USS = -10 V, R = 50 K)? UDD R I2 I3 USS 2. Kolikšno je napetostno ojačenje za majhne signale? UDD = 10 V, USS = -10 V, R = 5 K, h = 20 S. Vsi tranzistorji so enaki. 22 UDD T3 T4 R T2 T1 Uizh Uvh USS 3. Nariši geometrijsko strukturo Widlarjevega logaritemskega tokovnega zrcala. 208 T. Dogša: Uvod v integrirana vezja T. Dogša: Uvod v integrirana vezja 209 6. NAČRTOVALSKI PRISTOPI Načrtovanje integriranega vezja je pogosto samo del načrtovanja večjega sistema, ki predstavlja zaključeno enoto. Sistem je zelo splošen pojem, saj lahko predstavlja raketo ali pa varovalko. Glede na vsebino učbenika se bomo omejili le na elektronske sisteme. Z besedo sistem bomo poimenovali kompleksno elektronsko vezje, ki opravlja analogne in/ali digitalne funkcije (npr. krmilno vezje za trdi disk). SPECIFIKACIJE ZASNOVA VEZJA NA SISTEMSKEM NIVOJU DEKOMPOZICIJA NA PODSISTEME ODLOČITEV O TEHNOLOGIJI STANDARDNE MSI IN LSI ASIC STANDARDNE VLSI KOMPONENTE KOMPONENTE INTEGRACIJA PODSISTEMOV V SISTEM VERIFIKACIJA SISTEMA MASOVNA PROIZVODNJA Slika 6.1: Posamezne faze načrtovanja kompleksnega sistema, ki je sestavljen iz več komponent. Vir: lasten. Načrtovanje teh sistemov zahteva sistematični pristop. Sistem najprej definiramo na konceptualnem nivoju kot črno škatlo, ki ima natančno definirane vhode in izhode. Nato sledi njegova dekompozicija na podsisteme (glej sliko 6.1). Delitev na podsisteme je v veliki meri odvisna od:  zahtevanih lastnosti,  velikosti serije,  kompleksnosti sistema,  gradnikov, ki jih imamo na razpolago,  razpoložljive tehnologije,  roka,  razpoložljivih finančnih sredstev. 210 T. Dogša: Uvod v integrirana vezja 6.1. PRIMERJAVA MED KUPLJENIMI IN NAČRTOVANIMI GRADNIKI Elemente, s katerimi zgradimo sistem ali podsistem, bomo imenovali gradnike. Gradniki se z razvojem tehnologije neprestano izboljšujejo. V preteklosti je bila elektronka osnovni gradnik, danes je npr. mikrokrmilnik. Današnje gradnike delimo v naslednje skupine:  S tandardne 159 MSI in LSI komponente - razne družine logičnih vezij srednje integracije, npr. TTL, CMOS; LM741, LM723 itd.).  S tandardne VLSI komponente - A/D pretvornik, mikroprocesor, modem, D/A pretvornik, mikrokontroler, programabilni čipi FPD (Field Programmable Devices). V takem podsistemu najdemo tudi standardne MSI oziroma LSI gradnike, ki imajo "stransko vlogo".  Po naročilu izdelana (namenska) integrirana vezja - ASIC vezja. Potem ko smo izdelali vse podsisteme, sledi njihova integracija v kompleten sistem, njegova verifikacija in nato masovna proizvodnja. Puščice ponazarjajo smer idealnega procesa načrtovanja. V resnici se večkrat vrnemo na prejšnjo fazo ali pa celo na začetek (glej sliko 6.1). Kljub temu, da nas bo zanimal predvsem pristop, ki zahteva ASIC vezja, bomo v nadaljevanju na kratko primerjali vse tri možne realizacije elektronskih podsistemov. Standardne MSI in LSI komponente To je najstarejši pristop, ki ima naslednje slabosti 160: 1. velika fizična obsežnost, 2. visoka cena proizvodnje v primeru velikih serij, 3. nizka zanesljivost. Ima pa tudi nekatere dobre lastnosti, kot so npr.: 1. kratki čas načrtovanja, 2. enostavna diagnoza napake, 3. majhno poslovno tveganje, 4. neodvisnost od proizvajalca - na tržišču je veliko proizvajalcev. 159 SSI (Small - Scale Integration) je oznaka za integrirano vezje, ki vsebuje največ 100 tranzistorjev. MSI (Medium - Scale Integration) jih vsebuje od 100 do 1 000, LSI (Large - Scale Integration) od 1 000 do 10 000 in VLSI (Very Large - Scale Integration) več kot 10 000. 160 Dobre in slabe lastnosti veljajo za tipične primere vezij, ki jih je mogoče realizirati z izbranim pristopom. T. Dogša: Uvod v integrirana vezja 211 Standardne VLSI komponente V to skupino bomo uvrstili FPD komponente161 in mikroprocesorske sisteme. FPD so vezja, ki vsebujejo množico gradnikov, ki jih lahko po želji povežemo (programiramo) in tako dobimo zahtevano funkcijo. Tipični predstavniki so: PROM, PAL, FPGA162. Slednji so za majhne serije zelo zanimivi, saj vsebujejo pestro množico gradnikov. Topologija povezav je odvisna od vsebine pomnilnika (RAM ali pa EPROM), kar pomeni veliko fleksibilnost, saj lahko strukturo zelo hitro po potrebi spreminjamo. Kompleksnost FPGA vezij neprestano narašča, tako da si ta pristop zelo hitro utira pot na tržišče. Mikroprocesorji so se pojavili po letu 1970. Zaradi velike fleksibilnosti so v tistem času delno zavrli zelo nagel vzpon izdelave vezij po naročilu. Če uporabimo ta pristop, potem funkcijo vezja definira program. Za komunikacijo z okoljem so včasih potrebni ustrezni vmesniki (npr. A/D in D/A pretvornik). Dobre lastnosti:  Zelo velika fleksibilnost - funkcijo vezja lahko spremenimo v večini primerov s predelavo programa.  Če serija ni prevelika, je cena nizka.  Z enako aparaturno opremo lahko realiziramo več različnih sistemov - ugodno za nabavo in servisiranje.  Fizično je sistem manjši kot pri prejšnjem pristopu. Slabosti:  Zaradi težnje po univerzalnosti za nekatere primere mikroprocesorski sistem ni optimalno zasnovan163. Npr.: zadostna bi bila natančnost štirih bitov, mikroprocesor in A/D pa sta osembitna.  Pri večjih serijah je predrag.  Glede na prvi pristop je potrebna razvojna oprema precej dražja (razvojni sistem, programska oprema, logični analizator itd.).  Odvisnost od proizvajalca. Npr.: mikroprocesor, ki ga želimo uporabiti, izdeluje samo eno podjetje. Če iz kakršnihkoli vzrokov preneha proizvodnjo, nimamo več dobaviteljev.  Z drugimi pristopi lahko večinoma dosegamo večje hitrosti. ASIC vezja ASIC (Application Specific Integrated Circuits) vezja je tretji možni pristop. To so vezja, ki so posebej izdelana za določenega naročnika in se zato lahko zelo dobro približajo njegovim zahtevam. Ta vezja se odlikujejo predvsem po naslednjih lastnostih: 161 Programirljiva vezja (Field Programmable Devices). 162 Na področju FPD vezij se terminologija še ni popolnoma ustalila. Dober pregled tega področja je v članku S. Brown, J. Rose: "FPGA and CPLD Architectures: A Tutorial" , IEEE Design and Test of Computers, Summer 1996, str. 42-57. 163 Optimalnost se nanaša na naročnikov cilj. 212 T. Dogša: Uvod v integrirana vezja 1. Skoraj popolna zadostitev naročnikovih zahtev. 2. Zaradi majhnih dimenzij elementov in kratkih povezav (majhne RC konstante) imajo veliko hitrost. 3. Zelo majhna fizična obsežnost. 4. Nizka cena za velike serije. 5. Zakritost ideje - lažja zaščita pred kopiranjem. 6. Večja zanesljivost. 7. Manjša poraba energije. Slabosti: 1. Visoka cena načrtovanja. 2. Zaradi nedostopnosti vseh vozlišč vezje težko testiramo. 3. Veliko poslovno tveganje. 4. Odvisnost od proizvajalca. 5. Majhna fleksibilnost v primeru neke spremembe v načrtu164. 6. Težko je predvideti končno ceno. Izbor je odvisen od zahtevanih lastnosti (hitrosti delovanja, miniaturnosti, moči ipd.) in od ekonomskega izračuna. Ker nas zanima predvsem pristop, ki zahteva načrtovanje integriranega vezja, ga bomo v nadaljevanju podrobneje opisali. 6.2. NAČRTOVANJE NAMENSKIH (ASIC) VEZIJ Kako pridemo od ideje do integrirane komponente? Pot je dokaj težavna in vodi preko mnogih faz. Potek načrtovanja integriranih vezij je zelo odvisen od izbrane tehnologije in od sposobnosti ter opremljenosti načrtovalcev. Kljub veliki raznolikosti pristopov bomo na kratko obravnavali bistvene skupne značilnosti. IDEJA Slika 6.2: Kako priti od ideje do integrirane komponente? Vir: lasten. Načrtovanje hibridnih vezij poteka drugače kot načrtovanje monolitnih. Obstaja tudi bistvena razlika med načrtovanjem analognih in logičnih vezij. Zelo težko je reči, katero načrtovanje je najtežje, saj na to vplivajo tudi drugi faktorji kot npr.: zahtevana hitrost, cena, moč itd. V 164 Fleksibilnost ASIC vezij je možno povečati s posebnimi gradniki oziroma elementi, ki omogočajo spremembo povezav na čipu. Npr. del čipa ima podobno strukturo kot PAL. T. Dogša: Uvod v integrirana vezja 213 povprečju je najtežje kompletno načrtovanje (full custom) monolitnih analognih vezij. V učbeniku bo poudarek ravno na tej vrsti načrtovanja, saj se v njem pojavlja največ posebnosti, ki so značilne prav za načrtovanje integriranih vezij. ZAHTEVE 1. NAČRTOVANJE VEZJA Načrtovalski (poenostavljeni 2. modeli) SIMULACIJA 3. Kompleksni SIMULACIJA modeli 4. Ogliščna SIMULACIJA analiza 5. NAČRTOVANJE GEOMETRIJE Načrtovalska pravila 6. VERIFIKACIJA GEOMETRIJE (DRC, LVS) 7. DOLOČITEV PARAZITNIH ELEMENTOV 8. SIMULACIJA IZDELAVA 9. PROTOTIPA 10. MERITVE MNOŽIČNA 11. PROIZVODNJA INTEGRIRANO VEZJE Slika 6.3: Poenostavljen razvojni ciklus preprostega analognega monolitnega integriranega vezja. Vir: lasten. Z analizo procesa, ki vodi od koncepta do množične proizvodnje, lahko ugotovimo, da je celoten postopek sestavljen iz približno desetih korakov oziroma faz, ki so prikazane na sliki 6.3. Prikazani so samo najbistvenejši koraki načrtovanja analognih monolitnih integriranih vezij. Z razvojem tehnologije in načrtovalskih metod obstajajo razne bližnjice, ki bodo obravnavane v nadaljevanju. 214 T. Dogša: Uvod v integrirana vezja Vsako načrtovanje se začne z nekim konceptom oziroma idejo, v kateri se definirajo cilji, ki jih želimo z integriranim vezjem doseči. Recimo, da je cilj integriran ojačevalnik. Najprej natančno določimo njegove lastnosti (zahteve) in dopustna odstopanja: ojačenje, frekvenčno karakteristiko, temperaturno območje itd. Ti podatki so vhod v sintezo oziroma načrtovanje, katere rezultat je vezalna (logična) shema. Na njej so vsi elementi in njihove vrednosti. Sledi verifikacija oziroma simulacija (SPICE) te sheme (korak štev. 2), kjer s simulatorjem preverjamo, ali vezje ustreza postavljenim zahtevam. Pri simulaciji najprej uporabimo poenostavljene modele, torej enake kot smo jih uporabili pri načrtovanju. Če lastnosti ustrezajo zahtevam, ponovimo simulacijo s kompleksnimi modeli (3. korak). Nato preverimo robustnost vezja glede na variacijo lastnosti tranzistorjev, temperature in napajalne napetosti (4. korak). Če so lastnosti še vedno znotraj dovoljenih odstopanj, nadaljujemo z načrtovanjem geometrijske strukture (5. korak). Elemente je treba konkretno razmestiti in jih povezati. V bistvu moramo vezje narisati tako, kot zahteva tehnološki postopek. Temu opisu pravimo tudi fizični opis vezja. S programom DRC (Design Rule Check) preverimo ali je geometrija načrtana v skladu s tehnološkimi zahtevami. Tukaj gre predvsem za določene omejitve kot so npr.: minimalne razdalje, prekrivanje ipd. Potrebno je tudi preveriti skladnost geometrijskega opisa z logičnim (Smo povezali vse elemente? Smo kakšnega izpustili?). Tipično ime tega programa je LVS (Layout Versus Schematic) Sedaj ko so znane fizične dimenzije vezja, lahko določimo vrednosti parazitnih elementov (parazitne kapacitivnosti, upornosti in induktivnosti). Ker smo jih pri načrtovanju delno zanemarili, je treba preveriti, ali bistveno ne vplivajo na zahtevane lastnosti vezja. Vezje opremimo s parazitnimi elementi in zopet uporabimo simulator (8. korak). Zaradi upoštevanja parazitnih elementov lahko kompleksnost vezja zelo naraste. S simulatorjem izračunane karakteristike vezja naj bi bile približno takšne, kot jih bomo kasneje izmerili. Zeleno luč za množično proizvodnjo dobimo šele, ko se strinjamo z rezultati izmerjenih karakteristik prototipov. 6.2.1. KONCEPT SINTEZE V predhodnem poglavju smo na kratko opisali potek načrtovanja nekega splošnega kompleksnega sistema (glej sliko 6.1). Opisan postopek načrtovanja imenujemo hierarhično načrtovanje. Recimo, da smo se odločili, da bo določen podsistem ali pa kar celoten sistem realiziran v enem integriranem vezju. Ker je proces načrtovanja zelo zahteven, ga razdelimo na več korakov. Eden izmed najpomembnejših korakov, ki se tudi največkrat pojavlja, je sinteza. Sinteza je proces opisovanja sistema S ali podsistema z enostavnejšimi podsistemi oziroma gradniki (glej sliko 6.4). Gradnike delimo na implementacijske in na načrtovalske. Implementacijski so tisti, ki jih pozna tehnologija izdelave. Pri integriranih vezjih so to: celice, gradniki v nepovezanih mrežah ali pa dimenzije mask. Načrtovalski gradniki so tisti, s katerimi opisujemo vezje na višjih nivojih. Najbolj tipične množice načrtovalskih gradnikov so npr. vrata, registri, tranzistorji ipd. (glej sliko 6.5). Množico načrtovalskih gradnikov, ki jo imamo na razpolago, pogosto imenujemo knjižnica gradnikov. Bolj je ta bogata, lažje je načrtovanje. To velja tudi za implementacijske gradnike. Ker je programiranje v nekaterih delih zelo podobno načrtovanju integriranih vezij, si bomo pomagali z analogijo. Narisati moramo krog na ekranu. Če nimamo nobene knjižnice z rutinami za grafiko, potem moramo sami napisati in tudi preveriti rutino za risanje kroga. Če bi to rutino dobili v kupljeni knjižnici, bi bilo načrtovanje seveda lažje. Najbolj primitivni implementacijski gradniki, ki jih pri programiranju uporabljamo, so ukazi, ki jih pozna programski jezik (množenje, izpis na ekran itd.). Večji je nabor ukazov, lažje je načrtovanje. T. Dogša: Uvod v integrirana vezja 215 Pri integriranih vezjih se pojavljajo podobne razmere. Preprosta in cenena NMOS tehnologija pozna samo NMOS tranzistorje, diode in kondenzator. V primeru kompletnega načrtovanja so to najbolj primitivni načrtovalski gradniki, ki jih ima načrtovalec na razpolago. CMOS tehnologija pozna več primitivnih gradnikov. Poleg tega, kar nudi NMOS tehnologija, imamo še PMOS tranzistorje, difundirane upore in določene vrste bipolarnih tranzistorjev. Ker je procesiranje zahtevnejše, je CMOS implementacija dražja, vendar je zato lažje načrtovanje. x Y S SINTEZA M NOŽICA GRADNIKOV {G1,G2, ...} X G2 Y G2 G3 Slika 6.4: Splošna sinteza. Vir: lasten. Prvi korak pri načrtovanju je funkcijski opis prihodnjega integriranega vezja. Vezje opišemo kot črno škatlo, ki ima natančno definirane vhode in izhode ter funkcijo. Nato sledi več zaporednih sintez, pri katerih se množica gradnikov vedno bolj konkretizira. Rezultat teh vmesnih sintez je opis sistema na različnih nivojih. Od zelo abstraktnega opisa sistema s postopnimi sintezami prihajamo do vedno bolj konkretnega. Začetni del načrtovanja integriranega vezja se konča, ko je vezje opisano samo z implementacijskimi gradniki. Nato je na vrsti načrtovanje mask (glej sliko 6.3.). Po tem koraku je vezje opisano z dimenzijami pravokotnih odprtin v maskah. Šele ko so vsi načrti za maske izdelani, lahko dobimo podatke o parazitnih kapacitivnostih, induktivnostih in upornostih. Sedaj je možno izvesti zelo natančno simulacijo vezja. Ker je pri tej simulaciji poudarek na preverjanju časovnih zakasnitev, imenujemo ta korak časovna verifikacija. Če le-ta pokaže, da se vezje obnaša v skladu s specifikacijami, se načrtovanje konča. Nato sledi izdelava poskusne serije. V roke dobimo prototipe, katerih karakteristike natančno izmerimo in jih primerjamo s predpisanimi. Če so odstopanja znotraj dovoljenih toleranc, lahko steče masovna proizvodnja. Ožje je tolerančno območje, težje je načrtovanje. Do odstopanja od pričakovanih vrednosti karakteristik izdelanega čipa prihaja zaradi:  variacije procesnih parametrov,  zaokroževanja dimenzij ter  poenostavljene sinteze in analize. Vplive večine prej naštetih vzrokov je možno oceniti z raznimi tolerančnimi analizami (npr. Monte Carlo, vogalne točke165) še pred izdelavo čipa. 165 Corner analysis. 216 T. Dogša: Uvod v integrirana vezja U1 OUT SISTEM D1-8 RESET NIVO SISTEM A IN U1 A/D D1-8 RESET NIVO PODSISTEM OV OUT1 OUT=OUT1*DD IN :16 OUT D1-8 6 5 9 D S Q 1 D S Q 13 D S Q 41 D S Q 13 OUT1 3 11 IN CLK CLK CLK CLK NIVO REGISTROV R Q R Q R Q Q 12 R 1 RESET 4 3 2 RESET CL SLAVE SECTION MASTER SECTION 1 CL TG NIVO VRAT 1 2 3 1 DATA 2 3 TG 2 CL /CL CL /CL TG TG /CL /CL 3 2 SET Q /CL CL BUFERED OUTPUTS CL 3 2 3 2 /Q V DD 1/1 NIVO TRANZISTORJEV IN OUT 1/1 V SS V V SS IN DD NIVO M ASK OUT Slika 6.5: Različni načrtovalski nivoji integriranega vezja. Vir: lasten. T. Dogša: Uvod v integrirana vezja 217 Pri analizi vogalnih točk preverimo delovanje vezja pri:  najbolj neugodnih procesnih odstopanjih166 (vsi tranzistorji počasni, vsi tranzistorji hitri, NMOS počasni in PMOS hitri, NMOS hitri in PMOS počasni) in pri  variaciji okoljskih parametrov (minimalna in maksimalna temperatura), najnižja in najvišja napajalna napetost itd.). 6.2.2. AVTOMATSKA SINTEZA Podobno kot v računalništvu je tudi na področju mikroelektronike kmalu vzniknila ideja, da bi zahtevano obnašanje sistema opisali s formalnim HDL jezikom167 in nato z ustreznim prevajalnikom opis prevedli v implementacijski opis (glej sliko 6.6). V skupini HDL jezikov sta VHDL (Very High Speed Integrated Circuits Hardware Description Language) in Verilog danes najpogosteje uporabljena jezika, s katerim opisujemo različne razvojne nivoje (glej sliko 6.7). V povezavi s HDL jezikom se pojavlja dvoje orodij: simulator in prevajalnik (sintetizator). S simulatorjem preverjamo pravilnost delovanja, (silikonski) prevajalnik pa je namenjen avtomatski sintezi. Vhodni podatki v prevajalnik so opis vezja168, ciljna tehnologija in razne zahteve glede lastnosti vezja (npr. hitrost, disipacija, površina itd.). Cilj h kateremu teži ta pristop je, da bi lahko iz vedenjskega opisa na nivoju podsistemov na avtomatski način tvorili implementacijske gradnike. Če je ciljna tehnologija ASIC, potem je to geometrijska struktura (glej sliko 6.6). Za poljubni podsistem današnji prevajalniki še tega ne zmorejo. Dokaj uspešne pa so pretvorbe iz enega nivoja v drugega. Večina današnjih VLSI logičnih vezij je napravljena delno ali pa v celoti z avtomatsko sintezo. Slika 6.6: Idealna avtomatska sinteza. Vir: lasten. 166 Worst case speed, Best case speed, worst case power, worst case zero, worst case one. 167 HDL = Hardware Description Language 168 Večinoma se pojavljajo VHDL, Verilog in C. 218 T. Dogša: Uvod v integrirana vezja Omenili bomo samo nekaj prednosti HDL sinteze:  zelo skrajša čas načrtovanja,  omogoča načrtovanje zelo kompleksnih vezij,  velika prenosljivost. Izkoriščenost površine oziroma počasnost je največja slabost. Z ročnim načrtovanjem geometrije je možno doseči večjo izkoriščenost in hitrost. V začetnem obdobju169 prevajalnikov je bilo razmerje hitrosti približno 1:8 v korist ročnega načrtovanja, danes pa še samo 1:2. Večino današnjih načrtovalcev logičnih vezij uporablja HDL. V razvoju je tudi različica, ki bo namenjena analognim vezjem. Slika 6.7: Sinteza na različnih nivojih. Vir: lasten. 6.2.3. TAKSONOMIJA ASIC VEZIJ – NAČRTOVALSKI PRISTOPI Na sliki 6.8 je prikazana taksonomija ASIC vezij oziroma načinov načrtovanja (design style, design methods). V bistvu obstajajo trije različni pristopi. V začetnem obdobju mikroelektronike je obstajal samo en način načrtovanja in realizacije integriranega vezja, kjer je bilo treba načrtati prav vse maske in določiti dimenzije prav vsakega tranzistorja. Takšno kompletno načrtovanje (Full Custom) je bilo izredno zahtevno delo in zaradi tega tudi zelo drago. Z večanjem tržišča oziroma povpraševanja so se kmalu pojavili razni alternativni pristopi, ki so prirejeni za določne naročniške potrebe. V glavnem gre za različne kompromise med stroški načrtovanja in velikostjo čipa. 169 D. Chinnery and K. Keutzer, "Closing the Gap Between ASIC and Custom: An ASIC Perspective" , Proc. of the 2000 Design Automation Conference, str. 637-643, Junij, 2000. T. Dogša: Uvod v integrirana vezja 219 Delitev se nanaša predvsem na delo, ki ga je treba vložiti v načrtovanje. Del vezja npr. načrta naročnik, preostanek pa opravi izdelovalec vezij. Tovrstno načrtovanje imenujemo delno načrtovanje integriranih vezij (Semi Custom). Omeniti moramo še avtomatsko sintezo, pri kateri uporabimo poseben prevajalnik (silicon compiler), ki opis celotnega vezja ali pa samo enega dela prevede v podatke na nivoju mask. Slabost današnjih prevajalnikov se kaže predvsem v premajhni optimalnosti glede površine in hitrosti. Če pa so specializirani za določen tip vezja, se lahko zelo približajo optimalnim zahtevam. V tem primeru jih uporabljamo kot dodatno orodje pri načrtovanju. Običajno jih imenujemo kar generatorje. Npr. namesto da bi sami načrtali 512x8-bitni RAM, raje uporabimo ustrezen RAM generator. ASIC KOMPLETNO DELNO AVTOMATSKA KOMBINIRANO NAČRTOVANA NAČRTOVANA SINTEZA VEZJA VEZJA NAČRTOVANA NEPOVEZANE STRUKTURE CELICE PROGRAMIBILNE NEPROGRAMIBILNE MNOŽICA MREŽE MREŽE VRAT STANDARDNE MAKRO CELICE CELICE Slika 6.8: Načrtovalski pristopi oziroma taksonomija načrtovanja ASIC vezij170. Vir: lasten. V naslednjih poglavjih bomo podrobneje opisali kompletno in delno načrtovanje ter na koncu napravili primerjavo. Načrtovalec se o vrsti pristopa odloča predvsem na podlagi različnih stroškov načrtovanja in implementacije, zahtevane hitrosti in pestrosti gradnikov ter časa, ki ga ima na razpolago za razvoj integriranega vezja. 6.3. KOMPLETNO NAČRTOVANA INTEGRIRANA VEZJA PO MERI To je najstarejši in tudi najzahtevnejši pristop. Za to skupino integriranih vezij je značilno, da lahko načrtovalec spreminja dimenzije in geometrijo prav vsakega tranzistorja. To seveda pomeni, da mora načrtati prav vse maske, ki jih zahteva proces. Zato smo to skupino poimenovali kompletno načrtovana vezja po meri. To načrtovanje traja v primerjavi z drugimi pristopi najdlje. Ker moramo izdelati vse maske, se zaradi tega sicer povečajo stroški, vendar jih lahko kompenziramo z manjšo površino silicija, saj lahko izkoristimo prav vsak delček čipa. Manjša površina pomeni tudi večjo hitrost delovanja. Ko so vezja izdelana, je njihovo 170 Delitev v literaturi ni enotna. 220 T. Dogša: Uvod v integrirana vezja funkcijo v splošnem nemogoče spreminjati, ne da bi spremenili vsaj eno izmed mask. Če pri načrtovanju predvidimo posebne diode, ki jih lahko kasneje prežigamo, lahko tudi ta vezja delno spreminjamo. Takšno programiranje omogoča v primerjavi s PAL-om zelo malo različnih variant in jih zato nismo uvrstili v skupino programabilnih. Pri kompletno načrtovanih vezjih je za funkcionalno pravilnost in za geometrijo v celoti odgovoren načrtovalec:  spopasti se mora z zelo težavnim načrtovanjem,  upoštevati mora razne stranske pojave, ki se težko predvidijo, predno vezje ni realizirano,  poskrbeti mora za ustrezno zaščito pred tiristorskim pojavom itd. Za ceno prej naštetih težav lahko načrtovalec vezje optimizira glede površine in hitrosti. Z načrtovanjem se lahko spusti do nivoja tranzistorjev. Seveda lahko pri tem uporablja že preskušene koncepte oziroma rešitve, ki jih ima spravljene v knjižnici. Te lahko po potrebni spreminja. Takšno načrtovanje je najdražje, vendar je površina silicija, ki je potrebna za izdelavo vezja, najmanjša glede na druge pristope. Manjša površina pomeni, da so povezave krajše in vezje je zaradi tega hitrejše. Zato je ekonomsko upravičeno le pri zelo velikih serijah, kjer z manjšo površino silicija pokrijemo stroške načrtovanja. Za tovrstno načrtovanje je potrebno zelo veliko izkušenj in znanja. Večina analognih vezij je načrtana po tej metodi. Ker so logična VLSI vezja preveč kompleksna, se uporabljajo drugi pristopi. Izjema so logični gradniki, ki se bodo pojavili v vezju v zelo velikem število in niso preveč kompleksni (npr. pomnilna celica). Geometrija kompletno načrtovanih vezij v splošnem nima neke regularne strukture - izjema so npr. pomnilniki. Kadar bomo vezje izdelovali v manjših serijah, kadar je čas načrtovanja pomemben in kadar hitrost delovanja vezja ni odločilna, je kompletno načrtovanje predrago. Prihranek, ki ga dobimo na manjši površini silicija pri majhnih serijah, ne pokrije vseh stroškov izdelave in načrtovanja. Vse stroške, ki jih imamo z integriranim vezjem, lahko v grobem razdelimo v dve skupini: stroški načrtovanja in stroški izdelave. Stroški izdelave integriranega vezja so odvisni predvsem od površine, stroški načrtovanja pa od kompleksnosti vezja in postavljenih zahtev. V preteklosti je največji del stroškov pri načrtovanju odpadel na načrtovanje geometrije. Pristop, ki bo v nadaljevanju podrobneje opisan, temelji ravno na tem prihranku. 6.4. DELNO NAČRTOVANA INTEGRIRANA VEZJA PO MERI Če nismo popolnoma prepričani, da bomo lahko prodali ogromno število čipov, in če želimo čimprejšnjo realizacijo, potem se rajši odločimo za delno načrtovanje, ki porabi sicer več površine, je pa zato lažje, hitrejše in cenejše. Ta pristop delimo na dve veliki podskupini: na standardne celice in na nepovezane strukture. Nepovezane strukture temeljijo na množici že napravljenih, vendar nepovezanih gradnikov, ki se še vedno nahajajo na rezini. Postopek izdelave je potekal do metalizacije. Pri kompletno načrtovanih vezjih in pri vezjih, načrtovanih s standardnimi celicami (več o tem v naslednjem poglavju), je treba izdelati prav vse maske, kar je znaten del stroškov, posebej še, če imamo majhno serijo. Velikost serije lahko umetno povečamo, če uporabimo princip univerzalnosti: tovarna, ki izdeluje čipe, s študijo tržišča najprej ugotovi, katere gradnike bi načrtovalci potrebovali. Izbran nabor gradnikov razporedi po čipu in izdelavo ustavi, ko pride T. Dogša: Uvod v integrirana vezja 221 do načrtovanja mask, ki definirajo povezave. Take rezine nato prodajajo. Tipični gradniki, ki jih srečamo v nepovezanih strukturah, so:  MOS tranzistorji,  primitivni logični gradniki,  gradniki z MSI kompleksnostjo,  analogni gradniki. Prvotno so obstajali samo nepovezani MOS tranzistorji. Danes so to skorajda poljubni gradniki. Npr. del strukture je EPROM, del RAM, generator pravokotnih impulzov, ostalo pa primitivni logični gradniki. Načrtovalec se na podlagi množice gradnikov in njihovega števila odloči o konkretni vrsti nepovezane strukture. Nato napravi načrt za povezovanje in tovarna čipov rezine izdela do konca. KONTAKTNA BLAZINICA NEPOVEZANI GRADNIKI Slika 6.9: Nepovezana struktura. Vir: lasten. Tipične nepovezane strukture so:  neprogramabilne ali nepovezane mreže (kovinske povezave oziroma maske načrta načrtovalec),  programabilne171 mreže (povezave uporabnik sprogramira) in  množica vrat. 171 Angleški izraz je programmable, ki pa ga v slovenščino eni prevajajo kot programibilen drugi pa programabilen. Glede na pogostost zadetkov na spletu in na priporočilo Slovarja novejšega besedja slovenskega jezika, Založba ZRC, 2014 sem se odločil za programabilen. 222 T. Dogša: Uvod v integrirana vezja 6.3.1. NEPROGRAMABILNE MREŽE Vezje, ki ima množico med seboj še nepovezanih in sistematično razporejenih osnovnih gradnikov in so izdelani samo do metalizacije, imenujemo mreže. V bistvu gre za rezine, ki niso procesirane do konca in imajo urejeno geometrijsko strukturo172. Uporabnik mora izbrati ustrezno mrežo (z zadostnim številom gradnikov), nato pravilno povezati osnovne gradnike in napraviti načrt za maske, ki definirajo povezave. Nato v tovarni procesirajo rezine do konca, jih razrežejo in čipe vstavijo v ohišja. Na ta način se stroški izdelave predhodnih mask razdelijo na več naročnikov in se s tem znižajo. Poslovno tveganje je samo ena ali dve maski (metalizacija), kar je znatno manj kot pri kompletno izdelanih vezjih. Najbolj primitivni gradniki na neprogramabilnih173 mrežah so pari tranzistorjev, upori in kondenzatorji. Gradniki so lahko tudi kompleksnejši: npr. množica vrat, operacijski ojačevalniki ipd. V nekaterih primerih je množica osnovnih gradnikov, ki jih ponujajo mreže, za načrtovanje večinoma preveč primitivna. Načrtovalec mora začeti z načrtovanjem gradnikov, kot so npr. NAND vrata. Določene rešitve ponujajo proizvajalci v obliki makrojev. To so že preskušene strukture, ki jih lahko pri načrtovanju uporabimo. Npr.: makro za NAND vrata si lahko predstavljamo kot nalepko, na kateri so narisane povezave, in jo lepimo na mrežo osnovnih gradnikov. Makroji so v CAE/CAD programskih paketih implementirani v obliki knjižnic, ki jih vzdržuje običajno proizvajalec. Izbor gradnikov večinoma narekuje tržišče. Vse neprogramabilne mreže imajo podobno strukturo, sestavljeno iz jedra in perifernega področja (slika 6.10). Periferne celice so posebni gradniki, ki ležijo na robu (periferno območje) in so namenjene povezavi z nogicami oziroma zunanjostjo tabletke. Zato imajo relativno veliko metalno površino in močnejše izhodne tranzistorje ter razne zaščite. Notranjost vezja sestavljajo vrste z gradniki, ki jih imenujemo notranje celice, ter povezovalni kanali. Glede na gradnike v jedru tabletke in funkcijo, ki jo želimo realizirati, lahko razvrstimo mreže v tri skupine:  logične mreže,  analogne mreže in  kombinirane mreže. Gradnike povezujemo ročno (majhna vezja) ali pa s posebnimi programi, ki jih uvrščamo v skupino orodij za avtomatsko sintezo. 6.2.1.1. LOGIČNE MREŽE To so strukture, ki so namenjene načrtovanju logičnih vezij. Pogosti kratici, s katerima poimenujemo logične mreže, sta GA (Gate Array) in ULA (Uncomitted Logic Array - nepovezana logična mreža). Najbolj primitivni osnovni gradniki, ki so nepovezani, so pari p- in n-MOS tranzistorjev. Pogosto proizvajalci na čipu ponujajo tudi razne uporabne gradnike (npr. reset logika). Običajno so v perifernem območju. 172 Angl.: mask-programmable gate array (MPGA), uncommitted array. Terminologija ni enotna oziroma konsistentna. 173 Atribut neprogramabilna je dodan zato, ker po končanem procesiranju (vse faze) funkcije teh vezij ne moremo več spreminjati. T. Dogša: Uvod v integrirana vezja 223 periferna celica s kontaktno blazinico povezovalni kanali niz celic povezave med celicami Slika 6.10: Poenostavljena geometrija logične mreže. V resnici imamo večje število vrst in njihova dolžina je večja. Vir: lasten. Tipično celico v jedru, ki jo sestavljajo pari MOS tranzistorjev in del povezovalnega kanala prikazujeta sliki 6.11 in 6.13. Velikost logičnih mrež se določa s številom ekvivalentnih vrat. Proizvajajo jih v različnih velikostih: od 200 do 200 000 vrat. Logične mreže z visoko kompleksnostjo srečujemo redko, saj porabijo preveč prostora za povezave (slaba izkoriščenost silicijeve površine). Povezovalni kanal Slika 6.11: Z okvirjem je označena vsebina ene celice iz notranjosti logične mreže. Kvadratki so kontakti, ki so dostopni pri povezovanju. Na vrhu se vidi še del povezovalnega kanala. Vir: lasten. Slika 6.12: Struktura enega tranzistorja. Vir: lasten. 224 T. Dogša: Uvod v integrirana vezja VDD VSS Slika 6.13: Struktura celice s slike 6.11. Zaradi preglednosti niso narisane vse podrobnosti (npr. otoki). Prostor, ki je rezerviran za linijo z napajalno napetostjo, je že narisan. Vir: lasten. Na sliki 6.11 je prikazana ena celica iz jedra in del kanala ULA vezja. V celici je pet parov komplementarnih MOS tranzistorjev s polikristalnimi vrati. Vertikalne povezave v kanalu so polikristalne in jih uporabljamo pri križanju in povezovanju linij. Da bi bilo povezovanje enostavnejše, so med elementi ene celice vse povezave polikristalne. Geometrijo te celice prikazuje slika 6.13. 6.2.1.2. ANALOGNE IN ANALOGNO-DIGITALNE MREŽE Analogna mreža je zgrajena podobno kot logična mreža. Na rezini so nepovezani analogni gradniki, npr.: tranzistorji, upori, operacijski ojačevalniki (glej sliko 6.14). Analogne mreže se uporabljajo za realizacijo analognih funkcij. Pri mrežah z zelo nizko kompleksnostjo (npr. 20 tranzistorjev, 50 uporov) za načrtovanje geometrije sploh ne potrebujemo posebne CAE opreme. Povezave narišemo kar z debelejšim barvnim svinčnikom in te podatke pošljemo v tovarno. Z dodatkom logičnih gradnikov dobimo analogno-digitalne mreže. Slika 6.14: Analogna mreža S8 švedske firme SGA. Uporabnik ima za povezovanje na razpolago drugi kovinski nivo. Vir: " SLA Linear Arrays S-Series" , prospekt firme SGA, 1999. T. Dogša: Uvod v integrirana vezja 225 6.3.2. MNOŽICA VRAT (SEA OF GATES) Kadar imamo na razpolago več plasti za povezovanje, povezovalnih kanalov več ne potrebujemo. Pridobljen prostor lahko zapolnimo z dodatnimi gradniki. Tako dobljeno strukturo, ki ima večjo gostoto gradnikov kot navadna mreža, imenujemo množica vrat (Sea of Gates ali SOG). Podobno kot pri nepovezanih mrežah mora tudi tukaj načrtovalec definirati samo povezave. Teh povezav ne rišemo ročno, ampak si pomagamo s posebnimi orodji (več o tem je v poglavju Avtomatska sinteza). Slika 6.15: Množica vrat (sea of gates). Na levi je del čipa, ki ima že povezane tranzistorje, na desni so vrste nepovezanih tranzistorjev in linije z napajalno napetostjo. Vir: [WESTE,2005]. 6.3.3. MAKRO CELICE To so večinoma zelo kompleksni gradniki (RAM, mikrokontroler, A/D pretvornik itd.), ki jih prodaja načrtovalska hiša. Gre za že preizkušene rešitve, ki so bile preverjene z meritvami. V bistvu gre prodajo intelektualne lastnine174. Prodajalec ponuja geometrijsko strukturo, opis karakteristik in ustrezen model, ki omogoča vključitev celice v simulacijo. Glede na podatke, ki jih daje načrtovalec, ločimo dve vrsti makro celic: 174 Intellectual Property Blocks (IP blocks). 226 T. Dogša: Uvod v integrirana vezja  Znana je samo geometrijska struktura, shema vezja pa ne (hard IP bloks).  Znana je samo shema vezja (soft IP blocks). S pomočjo makro celic lahko zelo hitro sestavimo čip, ki bo opravljal zelo kompleksne naloge. DSP procesor A/D LCD krmilnik RAM ROM A A/D /D Generator ključa a b Slika 6.16: Zgled čipa, ki je sestavljen iz 5 kupljenih makro celic in lastnega dela (generator ključa), ki ga je načrtal načrtovalec (a). Makro celico lahko v večini primerov poljubno obrnemo (b). Vir: lasten. 6.3.4. NAČRTOVANJE S (STANDARDNIMI) CELICAMI Kompletno načrtovanje se lahko poenostavi, če načrtujemo s celicami (Cell Based Design). Celica je funkcionalno zaključen gradnik, katere geometrijska struktura je na takšen način zasnovana, da poenostavlja načrtovanje geometrije (glej sliko 6.17). Lahko jih ustvarimo sami ali pa jih kupimo. Tipične celice so: NAND vrata, števci, operacijski ojačevalniki, vhodno-izhodne celice itd. Nekatere so lahko zelo primitivne (npr. upori, močnejši tranzistorji), nekatere pa so lahko kompletni funkcijski podsistemi (npr. A/D pretvornik, RAM itd.). V CAE/CAD programskih paketih za načrtovanje so celice organizirane v ustreznih knjižnicah. Ker se načrtovalcu ni treba spuščati v načrtovanje gradnikov, je tudi čas, potreben za razvoj, bistveno krajši kot pri kompletnem načrtovanju. Velikost celic in celoten sistem geometrije je tako izbran, da se tudi načrtovanje geometrije zelo poenostavi. Načrtovalec načrtuje geometrijo vezja s sestavljanjem in povezovanjem enako visokih pravokotnih likov – celic (glej sliko 6.18). Tako načrtovanje imenujemo načrtovanje s standardnimi celicami. T. Dogša: Uvod v integrirana vezja 227 A Q V V DD DD Legenda: A Q poly p+ p+ n difuzija A Q INV 1 metal p+ p+ kontakt n+ n+ p-otok A Q VSS A S V S Q A a b c Y Slika 6.17: (a) Invertor, (b) simbol celice, ki ga vidi načrtovalec175, (c) notranjost celice. Področje NMOS tranzistorjev je označeno z Y. Celice ne smemo poljubno obrniti, saj morajo ležati v vrsti. Vir: [UYEMURA,1995], [BAKER,2010]. Načrtovalec mora poznati položaj priključkov, dimenzije celice in njihovo funkcijo. Celice ustrezno razporedi v vrste in jih nato ustrezno poveže (glej sliko 6.18). Podobno velja za periferni del čipa, ki vsebuje vhodne oziroma izhodne celice. Na pogled je geometrija podobna tisti, ki smo jo srečali pri mrežah. Tukaj si lahko sami izbiramo razporeditev celic in širino kanalov, pri mrežah pa ne. Mreže so bile tudi delno že izdelane, saj so manjkale samo povezave. Tukaj pa je treba izdelati prav vse maske - enako kot pri kompletnem načrtovanju. Vrsta celic OR NAND INV JK INV OR REG56 AND Povezovalni kanal OR OR AND4 AND RS AND REG5 JK5 Povezovalni kanal OR REG5 OR PCD OR OR REG5 AND Slika 6.18: Načrtovalec razmesti celice v vrste in nastavi ustrezne širine povezovalnih kanalov. Nato celice poveže. Razmeščanje in povezovanje lahko izvede tudi poseben program (autorouter). Vir: lasten. Kupljene celice. V večini primerov je načrtovalcu notranjost zakrita oziroma manjka. Geometrijo celic je izdelal ekspert oziroma proizvajalec čipov. Le-ta je tudi poskrbel za pravilno delovanje in za zaščito pred tiristorskim pojavom. Vse celice so bile že najmanj enkrat izdelane in tudi preizkušene. Treba jih je samo pravilno razmestiti in povezati. Za načrtovanje s standardnimi celicami potrebujemo ustrezno programsko opremo, saj je treba prilagoditi simulator in razne preverjevalne programe. V tovarni geometrijo čipa kompletirajo: v prazne 175 Oblika simbola ni enotna in je odvisna od načrtovalske programske opreme. 228 T. Dogša: Uvod v integrirana vezja prostore celic vstavijo ustrezne geometrije. Npr. v invertor s slike 6.17 b bi vstavili geometrijo 6.17 c. Lastne celice. Kadar pričakujemo, da bomo določen gradnik ali del vezja večkrat uporabili, je smiselno, da ga definiramo kot celico in shranimo v knjižnico. Če gre za isto tehnologijo, lahko celice prenašamo iz projekta v projekt. Za razliko od kupljenih celic lahko po potrebi vsebino celice ustrezno spremenimo. Zgled Na sliki 6.19 je prikazana notranjost splošne CMOS standardne celice. Vsaka celica je razdeljena na dve področji: na n-področje (substrat) in na p-otok. Področje n je predvideno za p-kanalne in p-otok za n-kanalne tranzistorje. Na zgornjem robu na nivoju kovine poteka napajalna napetost V , na spodnjem pa V . Če so celice DD SS postavljene ena poleg druge, se napajalne napetosti pravilno nadaljujejo. Podobno velja za p-otok. S tem prihranimo pri površini, saj ima lahko več celic skupen p-otok. Vsak gradnik ima tudi priključke (vhodi in izhodi), s katerimi se povezuje z drugimi celicami. Ker je na zgornjem in spodnjem robu napajalna napetost na nivoju kovine, je edina možna povezava izvedena s polikristalnim silicijem, ki leži pod kovino. Običajno so priključki na zgornjem robu enako razporejeni kot na spodnjem. področje PMOS tranzistorjev V DD Legenda: x y n difuzija CELICA XX p+ p+ Del varnostnega metal obroča p-otok kontakt x y p-otok V SS področje NMOS tranzistorjev b a Slika 6.19: Struktura standardne celice je sestavljena iz dveh področij. Vir: lasten. Ker gre za CMOS vezja, je treba rešiti problem tiristorskega pojava. Ta problem je za načrtovalca transparenten, saj so celice tako sestavljene, da z ustreznim sestavljanjem gradimo takšno strukturo, ki je odporna proti tiristorskemu pojavu. V primeru n-substrata in p-otokov mora biti vsak otok obkrožen s p-obročem, ta pa na več mestih priključen na napajalno napetost V . Če primerno postavimo naslednjo vrsto (le-ta SS mora biti zrcaljena preko x-osi), lahko prihranimo pri površini, saj je p-otok skoraj popolnoma obdan s p-obročem. Iz tega sledi, da moramo imeti vedno parno število vrst - vrsti s p-kanalnimi tranzistorji sta obrnjeni druga proti drugi. Obroč je sicer na dveh mestih prekinjen, vendar zaradi tega njegova vloga ni znatno zmanjšana. Vsaka druga (parna) vrsta mora biti torej zrcaljena preko x osi (glej sliko 6.20). T. Dogša: Uvod v integrirana vezja 229 Vdd . . . . E ND21 DFF1 flip - flop INV1 INV1 E Varnostni obroč p+ C n n n n C ..... p p p p Vss p p Vss p p p p ..... C n n n n C E NR21 ND31 NR31 INV1 E . . . . Vdd Slika 6.20: Dve sosednji vrsti standardnih celic. Zaradi večje preglednosti je p+ posebej poudarjen s sivo. Vir: lasten. Za zgled si poglejmo preprost CMOS invertor, ki je prikazan na sliki 6.17 in na sliki 6.21. Invertor ima en vhod (A) in en izhod (Q). Oba sta simetrično nameščena na spodnjem in na zgornjem robu. Oba priključka A in Q sta realizirana na nivoju polikristalnega silicija. Ker na preseku polikristalnega silicija in difuzije nastane tranzistor, je potrebno p+ zaščitni obroč na mestu Y prekiniti. A Q V V DD DD Legenda: A Q poly p+ p+ n difuzija A Q INV 1 metal p+ p+ kontakt n+ n+ p-otok A Q VSS A S V S Q A a b c Y Slika 6.21: Struktura invertorja. Vir: [UYEMURA,1995]. Ker je višina celic nespremenljiva, lahko večamo potrebno površino samo v horizontalni smeri. Npr. RS flip-flop je širši kot invertor, saj vsebuje več tranzistorjev. Na sliki 6.22 je prikazana struktura dveh povezanih invertorjev. Za povezovanje celic imamo na razpolago kovino in polikristalni silicij. Če lahko izbiramo, potem izberemo kovino, saj ima manjšo upornost. To je še posebej pomembno pri dolgih povezavah. 230 T. Dogša: Uvod v integrirana vezja A Q A Q INV 1 INV 1 A Q A Q V V DD DD p+ p+ n p+ p+ n p+ p+ p+ p+ n+ n+ n+ n+ V A Q A Q V SS SS Slika 6.22: Geometrijska struktura dveh povezanih invertorjev. Vir: lasten. 6.3.5. PROGRAMABILNE MREŽE To so nepovezane strukture, kjer gradnike povezujemo z vpisom ustreznih podatkov v RAM. To lahko storimo, ko je komponenta že prispajkana oziroma med samim delovanjem. S spremembo povezav spreminjamo tudi funkcionalnost. Ker povezave na določen način programiramo176 jih označujemo jih s kratico FPD (Field Programmable Devices). Gre za dokončno izdelane čipe ali pa makro celice. Ker imajo neko ponavljajočo strukturo, jih uvrščamo k mrežam. Glede na gradnike, ki jih vsebujejo, jih delimo v logične in analogne programabilne mreže. Ta vezja so sestavljena iz niza vhodnih in izhodnih celic ter funkcionalnih celic, s katerimi realiziramo zahtevane funkcije. Gradniki, ki jih imamo pri sintezi na razpolago, so v večini primerov razna vrata in pomnilni elementi (flip-flopi). Vhodne celice so v najbolj preprostih primerih navadni močnostni ojačevalniki s komplementarnima izhodoma. Funkcijo vezja določimo tako, da v ustrezen pomnilnik vpišemo podatke o povezanosti funkcionalnih gradnikov. Pomnilni element je lahko ROM, EPROM, RAM, NOVRAM itd. 176 V večini literature so programabilna vezja klasificirana k ASIC vezjem. T. Dogša: Uvod v integrirana vezja 231 Primeri: PROM, FPLA, PLA, FPGA, FPAA itd177. Pri načrtovanju se v danes uporabljajo ustrezna orodja, ki omogočajo delno ali pa popolno avtomatsko sintezo. Za ta vezja se načrtovalci odločajo v naslednjih primerih:  kadar želijo izdelati prototip,  kadar vezje ni pretirano kompleksno in  kadar vezje ne bo izdelano v velikih serijah. S FPD elementi se večinoma srečamo v obliki čipa. Današnja tehnologija omogoča, da na delu čipa, ki ga načrtujemo, napravimo tudi FPD strukturo. Na ta način dobimo vezje po meri, katerega lastnosti oziroma funkcijo lahko tudi delno programiramo. 6.5. PRIMERJAVA MED NAČRTOVALSKIMI PRISTOPI 1. Stroški izdelave Stroški izdelave so odvisni predvsem od površine čipa. S kompletnim načrtovanjem lahko isto vezje realiziramo na najmanjši površini oziroma vsa površina je skoraj v celoti izkoriščena. Pri standardnih celicah del neizkoriščenega prostora ostaja v povezovalnih kanalih. Podobno je pri mrežah, kjer zelo redko uspemo uporabiti prav vse gradnike. Zato imajo mreže najslabšo izkoriščenost silicija. Ker so stroški proizvodnje odvisni predvsem od velikosti čipa, se pri velikih serijah odločamo za standardne celice oziroma kompletno načrtovanje. c a b Slika 6.23: Primerjava geometrije treh vezij: (a) mreža, (b) standardne celice in (c) kompletno načrtovano vezje. Vir: lasten. 177 Dober pregled FPD vezij je v članku S. Brown, J.Rose: "FPGA and CPLD Architectures: A Tutorial" , IEEE Design & Test of Computers, summer 1996, str. 42-75. 232 T. Dogša: Uvod v integrirana vezja 2. Stroški načrtovanja Stroški načrtovanja so povezani s potrebno programsko opremo, s tehnologijo in časom, ki je potreben za načrtovanje. Najnižji stroški načrtovanja so pri ASIC programabilnih vezjih, kjer je programska oprema zelo poceni (navaden PC). Neprogramabilne mreže so za manjše serije zelo privlačen pristop. Dražje je načrtovanje s standardnimi celicami. Najzahtevnejše je kompletno načrtovanje, ki zahteva zelo dosti časa, zahtevna CAE/CAD orodja in zelo dosti znanja ter izkušenj. Stroške procesiranja je možno znižati tudi tako, da si površino na rezini razdeli več naročnikov178. To je še posebej koristno, če gre za preskušanje novih idej. 3. Čas načrtovanja Trajanje načrtovanja je odvisno od kompleksnosti vezja, njegove zanesljivosti in od načrtovalskega pristopa. Programabilna vezja lahko v celoti načrtamo in programiramo tudi v enem dnevu. Za mreže traja načrtovanje in izdelava čipov dlje (od nekaj tednov do nekaj mesecev). Še dlje traja načrtovanje s standardnimi celicami. Kompletno načrtovanje traja več kot leto dni. Pri načrtovanju z makro celicami lahko relativno hitro pridemo do delujočega vezja. Tabela 6.1: Primerjava med različnimi pristopi načrtovanja. Vir: lasten. Kompletno Standardne Mreže Makro FPD- načrtovanje celice celice programabilna vezja179 velikost poljubna konstantna nespremenljiva poljubna nespremenljiva gradnika višina vrsta poljubna poljubna nespremenljiva poljubna programabilna gradnika namestitev poljubna samo v vrsti nespremenljiva poljubna nespremenljiva povezave poljubne poljubne poljubne poljubne programabilne cena orodij visoka srednja srednja visoka zelo nizka gostota zelo velika velika srednja velika nizka karakteristike zelo dobre zelo dobre do srednje zelo dobre nizke srednje izdelava vse maske vse maske samo povezave vse maske fleksibilnost majhna majhna majhna majhna velika potreben čas dolg kratek kratek kratek zelo kratek 178 V angl. multiproject. 179 Po naši taksonomiji FPD vezja ne spadajo v skupino ASIC vezij. Dodana so samo za primerjavo. T. Dogša: Uvod v integrirana vezja 233 4. Električne karakteristike Ker s kompletnim načrtovanjem dosežemo najmanjšo površino, so ta vezja glede na druga najhitrejša in porabijo najmanj moči. Mnoga podjetja se zatekajo h kompromisnim rešitvam. Da bi čim prej prišla s čipom na tržišče, ga najprej realizirajo z mrežami. Ko se izkaže, da so trendi na tržišču ugodni, pristopijo h kompletnem načrtovanju. 5. Fleksibilnost na spremembe Pogosto se zgodi, da se kasneje spremenijo specifikacije, kar pomeni, da je treba spremeniti funkcionalnost sistema. Če smo to predvideli, lahko to do neke mere dosežemo z različnimi prevezavami na priključkih ali pa z delnim programiranjem določenih programabilnih celic (npr. PAL celice) na čipu. Tukaj se kaže velika prednost FPGA vezij, kjer to dosežemo z enostavno spremembo programa. V tabeli 6.1 je na pregleden način prikazana primerjava med različnimi pristopi načrtovanja. 234 T. Dogša: Uvod v integrirana vezja 6.6. VPRAŠANJA IN NALOGE 1. Na sliki je prikazan del CMOS logične mreže. Ustrezno poveži tranzistorje, da boš dobil vezje, ki ga prikazuje slika (dvovhodna NAND vrata). Vsi tranzistorji naj imajo enake dimenzije. Pod VDD linijo so p-kanalni, pod VSS pa n-kanalni MOS tranzistorji. Zaradi večje preglednosti so vsi kontakti črno pobarvani. Kakšna je vloga kontaktov K1 in K2 (označena sta samo dva)? Zakaj so obkroženi s tankim pravokotnikom? VDD Q x1 x2 VSS K1 VDD K2 VSS 2. Napravi načrt za 2-vhodna NAND vrata, ki bodo realizirana v obliki standardne celice. Pri načrtovanju upoštevaj položaj priključkov x1, x2 in Q. Da bo vaja lažja, si sam izberi višino Y. Spodnja polovica celice je p-otok. Na zgornjem oziroma spodnjem robu celice teče kovinska povezava z napajalnima napetostima. x1 x2 Q VDD Y  p-otok VSS x1 x2 Q T. Dogša: Uvod v integrirana vezja 235 7. IZBRANA POGLAVJA 7.1. BiCMOS Bipolarni tranzistor je v primerjavi z unipolarnim hitrejši, lahko ga bolje izkrmilimo in ima večje transkonduktančno ojačenje. Glede površine je slabši od MOS tranzistorja, saj ga je treba vedno izolirati. Ker se izolacija izvaja z globoko p+-difuzijo, porabi precej prostora (vertikalna difuzija je približno enaka lateralni!). Bipolarna vezja porabijo tudi več moči. Sicer je CMOS tehnologija, ki je bila optimizirana za izdelavo MOS tranzistorjev, omogočala tudi izdelavo bipolarnih, ki pa so bili slabše kakovosti. Z razvojem tehnologije oziroma povečanjem števila procesnih korakov je bilo kmalu mogoče obe tehnologiji združiti v eno, ki jo označujemo z BiCMOS180. Ker imajo načrtovalci BiCMOS vezij na razpolago večji nabor gradnikov, so njihova vezja po karakteristikah večinoma boljša od čistih CMOS. td[ns] CM OS 4 3 2 BICM OS 1 C[pF] 1 2 3 4 Slika 7.1: Zakasnitev konvencionalnih tokovno zmogljivih ojačevalnikov (bufferjev) v odvisnosti od kapacitivnosti bremena. Vir: [KANG,1996]. Pri načrtovanju lahko del integriranega vezja realiziramo z ECL gradniki, del pa s CMOS. Obstajajo pa tudi posebni BiCMOS logični gradniki, ki imajo bipolarne tranzistorje samo na izhodu, logični del pa je realiziran s CMOS tranzistorji. Za zgled poglejmo preprost BiCMOS invertor, ki ga prikazuje slika 7.2. 180 Ker BiCMOS tehnologija omogoča hkratno izdelavo CMOS in bipolarnih elementov, vsebuje še več procesnih korakov kot bipolarna. Ker je v tej skripti večji poudarek na elektroniki kot na sami tehnologiji, sem opis tehnologije izpustil. 236 T. Dogša: Uvod v integrirana vezja UDD M p Q1 M 1 M n Uizh Uvh Q2 M 2 Slika 7.2: BiCMOS invertor. Vir: [UYEMURA,1995], [KANG,1996]. Ko na vhod priključimo 0 V, prevaja Mp, Mn in M1 sta zaprta (glej sliko 7.3). Ker prevaja Mp, prevaja tudi M2. Baza Q1 je priključena preko Mp na UDD. Ker prevaja M2, je Q2 zaprt. Na izhodu se pojavi napetost U -U . Sedaj na vhod priključimo logično enico (glej sliko DD BE1 7.4). Visoka napetost na vhodu zapre Mp in M2. Ker prevaja M1, je zaprt M2. Ker M1 prevaja, izprazni naboj, ki je v bazi Q1. Že pri obravnavi ECL vezij smo ugotovili, da preklop tranzistorja iz področja nasičenja povzroča zakasnitev. Ker Mn prevaja, poveže bazo Q2 s kolektorjem. Na ta način Q2 ne preide v nasičenje, ampak ostane na meji linearnega režima181. Na izhodu je sedaj 0,6 V. Pri CMOS invertorju smo uspeli, da je bila razlika med logičnimi nivoji enaka U , tukaj pa DD je U -2U . Ker je to pri nizkih napajalnih napetostih moteče, dodajo dodatne tranzistorje, kar DD BE pa gre seveda na škodo večje površine. UDD M p Q1 M 1 M n Uizh Cb Uvh=0 Q2 M 2 Slika 7.3: Tokovi pri preklopu vhodne napetosti na logično ničlo (aktivni tranzistorji so poudarjeni). Vir: lasten. 181 Za nasičenje mora biti UBC rahlo pozitivna. T. Dogša: Uvod v integrirana vezja 237 UDD M p naboj Q1 Q1 M 1 I1 I2 M n Uizh Cb Q2 Uvh=1 M 2 Slika 7.4: Tokovi in aktivni tranzistorji pri preklopu vhodne napetosti na logično enico. Vir: lasten. Če primerjamo površino CMOS invertorja z BiCMOS, vidimo, da ima slednji precej večjo. Pri načrtovanju se je treba torej odločiti za kompromis med hitrostjo in površino. BICMOS gradnike uporabljamo predvsem na obrobju tabletke, kjer so izhodni bufferji, ki morajo krmiliti zunanja bremena. Če se ne soočamo s prevelikimi zakasnitvami, se v notranjosti tabletke odločamo raje za CMOS. Zelo obremenjena vozlišča raje krmilimo z BiCMOS gradniki. Več o načrtovanju BiCMOS vezij je v [PLETERŠEK,2006]. 7.2. SC VEZJA Povpraševanje po natančnih filtrih, A/D oziroma D/A pretvornikih, je postavilo načrtovalce integriranih vezij pred velik problem. Za izdelavo takih vezij namreč potrebujemo komponente z zelo majhno toleranco. Lastnosti vsakega elementa so odvisne od profila nečistoč in od dimenzij. Ker dimenzije dosti bolje kontroliramo kot nečistoče, skušamo tako načrtovati, da so lastnosti gradnika odvisne predvsem od dimenzij elementov oziroma uporov (npr. Au = -R2/R1). Tabela 7.1 prikazuje relativne razlike med elementi, ki naj bi imeli enake dimenzije. Kondenzator izrazito izstopa po natančnosti izdelave in temperaturni stabilnosti. Integrirana vezja so bila v začetku večinoma enosmerna vezja, pri katerih so kondenzatorje redko uporabljali. Ključni element, ki je določal natančnost neke lastnosti, je bil večinoma upor. Za zamenjavo upora s kondenzatorjem je bila potrebna korenita sprememba v načinu načrtovanja. Tabela 7.1: Relativna razlika med nekaterimi elementi [ONG,1986] element dimenzije relativno temp. koef. ujemanje R difuzijski W = 50 m 0,4 % 2000 ppm/C R ionska implantacija W = 40 m 0,12 % 400 ppm/C C (MOS kond. tox = 0,1 m) L = 250 m 0,06 % 26 ppm/C 238 T. Dogša: Uvod v integrirana vezja V nadaljevanju bomo na kratko prikazali osnovni koncept vezij, pri katerih imata operacijski ojačevalnik, kondenzator in stikalo ključno vlogo. Ta vezja imenujemo SC vezja (Switched Capacitor Circuit) ali preklopna kondenzatorska vezja. Najprej bomo napravili zamenjavo upora, nato pa obravnavali preprost zgled z integratorjem. u a b a R b i + i fs = 1/T + + u + C Ua Ub Ua Ub Slika 7.5: Koncept SC upora. Vir: lasten. Predpostavimo, da imamo kondenzator, ki ga lahko s frekvenco f preklapljamo s točke a na c točko b (slika 7.5). Med sponkama a in b naj bo napetost U=U - U . Ko je stikalo na levi, a b sprejme kondenzator v času t naboj Q: Q   C U   C U - U a b  Nato preklopimo stikalo na desno in ta naboj kondenzator odda. Povprečni tok I je približno enak: Q C I    U - U a b  T T Ker je T enak 1/f , preide zgornja enačba v: c I  f C U - U (7.1) C  a b  Ker je produkt f C lahko samo prevodnost, je to enačba za karakteristiko upora182, ki ima c vrednost: T R  1  (7.2) f C C c Upornost R se nanaša na povprečno vrednost. Stikala lahko enostavno napravimo z MOS tranzistorjema, ki ju krmilimo s protifazno uro, kjer se impulzi ne smejo prekrivati (slika 7.6). Ker v bistvu prenašamo samo vzorce napetosti, je treba paziti na to, da ni f prenizka. Označimo c s f najvišjo harmonsko komponento, ki jo še želimo procesirati. Pri vzorčenju se spekter signala s ponavlja z mnogokratnikom frekvence vzorčenja. Če želimo to z navadnim filtrom zadušiti, mora biti f >> f oziroma f = 20 ... 100f . c s c s 182 V bistvu gre za emulacijo upora. T. Dogša: Uvod v integrirana vezja 239   T  a b  C Slika 7.6: SC upor (levo) in krmilni signal (desno). Vir: [BAKER,2010]. Parazitne kapacitivnosti obeh tranzistorjev, s katerima smo napravili stikalo, znašajo približno 0,05pF. Ker so parazitni kondenzatorji v bistvu vezani paralelno k C, zmanjšujejo njegovo natančnost. Rešitev tega problema gre seveda na škodo večje površine: kondenzator C naj ima veliko večjo vrednost, kot znašajo parazitne kapacitivnosti tranzistorja. Z dodatnima stikaloma se lahko tudi temu delno izognemo. Na sliki 7.7 je prikazana struktura SC upora, ki ga najpogosteje srečamo v SC vezjih. C     b a     Slika 7.7: Izboljšan SC upor. Vir: [BAKER,2010]. Ker se vrednotenje signala izvaja samo v določenih trenutkih, lahko del vezja (npr. operacijski ojačevalnik) s časovnim multipleksiranjem za trenutek "posodimo"183 drugemu delu vezja. SC komponente so se predvsem uveljavile na področju telekomunikacij. Naj omenimo samo nekaj tipičnih komponent: A/D, D/A pretvorniki, množilniki, delilniki, modulatorji itd. Zgled: SC integrator C2 C2   R1 C1 a b Slika 7.8: Integrator. Vir: [BAKER,2010]. Recimo, da potrebujemo integrator v govornem področju (od 0 do 4 kHz), ki naj ima pol pri 104s-1. Pol integratorja na sliki 7.8 a je pri krožni frekvenci: 183 Time sharing. 240 T. Dogša: Uvod v integrirana vezja   1 p R C 1 2 Hitro lahko izračunamo, da mora biti produkt R1C1 = 10-4. Če se odločimo za kondenzator 10 pF, potrebujemo upor 10 M. Za tako velik upor bi potrebovali približno 106 m2 silicijeve površine! Skupaj s kondenzatorjem bi potrebovali ogromno površino. Poskušajmo sedaj s SC varianto integratorja, ki dela z uro 1 MHz (T = 1 s). Kondenzator C1 mora imeti vrednost: T C   1 , 0 pF 1 R 1 Takoj vidimo, da je pol odvisen od razmerja obeh kondenzatorjev in frekvence vzorčenja. Le-to lahko zelo natančno kontroliramo s kristalnim oscilatorjem. Tako lahko zelo preprosto dosežemo 1-% natančnost lege pola. 1 C 1   p T C 2 Hkrati se je tudi zmanjšala potrebna površina. Za 10 M upor, ki je tvorjen iz n-otoka potrebujemo184 28000 m2, medtem ko za 0,1 pF kondenzator samo približno 45 m2. 7.3. GaAs VEZJA Polprevodnik galijev arzenid (GaAs) se odlikuje po približno petkrat večji mobilnosti elektronov, kot jo ima silicij. Ker je tudi hitrost delovanja odvisna od mobilnosti, so GaAs vezja hitrejša od silicijevih. Kljub dražjemu procesiranju so si GaAs vezja zaradi večje hitrosti in večje odpornosti proti sevanju kmalu utrla pot na tržišče integriranih vezij. V tem poglavju bomo na kratko opisali bistvo GaAs vezij. Več o tem je v literaturi, npr. [HARROLD,1993]. Ker velja večja mobilnost samo za elektrone, medtem ko je mobilnost vrzeli celo manjša kot pri Si, se pri načrtovanju uporabljajo samo n-kanalni MESFETi. Ker je zelo krhek, so manipulacijski stroji, ki se uporabljajo za proizvodnjo silicijevih tabletk, pregrobi. Za proizvodnjo GaAs vezij je zato potrebno postaviti nove, zahtevnejše in tudi dražje procesne linije. Z GaAs tehnologijo je v bistvu mogoče izdelati iste elemente, ki smo jih srečali v predhodnih poglavjih. Večina (npr. bipolarni tranzistor, MOS tranzistor) ima enake ali slabše karakteristike kot Si variante. Izjema je poseben tranzistor z imenom MESFET, ki ga v GaAs vezjih tudi največkrat srečamo. 184 Za 0,8m tehnologijo velja 2,2fF/m2 in 2k/ (plastna upornost n-otoka). Minimalna širina n-otoka je 6. T. Dogša: Uvod v integrirana vezja 241 S G D D n n+ n+ G p-substrat S a b Slika 7.9: Struktura n-kanalnega DFETa (a) in njegov simbol (b). Vir: [HARROLD,1993]. Na sliki 7.9 je prikazana struktura MESFETa (MEtal Semiconductor FET). Na videz je podobna strukturi spojnega FETa. Pri MOS tranzistorju je bil pod krmilno elektrodo tanek oksid. Tukaj ni nobene izolacije, tako da je krmilna elektroda v kontaktu s kanalom oziroma substratom, ki je pod njo. Ker je krmilna elektroda kovinska, nastane usmerniški kontakt oziroma Schottkijeva dioda. Napetost na vratih, podobno kot pri spojnem FETu, vpliva na presek kanala. Pri dovolj veliki napetosti (večji od pragovne napetosti diode) začne v vrata teči tok. Glede na debelino n-kanala in debelino osiromašenega področja, ki nastane pri U = 0, GS obstajata dve možnosti: tranzistor pri U = 0 prevaja ali pa ne185. Prvega imenujemo GS D-MESFET ali DFET, drugega pa E-MESFET ali EFET. Ker je D-MESFET večinoma hitrejši, ga bomo prav zaradi tega na kratko opisali. Ker je mehanizem prevajanja zelo podoben spojnemu FET-u, lahko uporabljamo v prvem približku kar iste enačbe186. Na sliki 7.10 sta prikazani prenosna in izhodna karakteristika DFET-a. IDS IDS UGS = 0,2V UGS = 0V IDSa IDSa UGS = -0,2V UGS= Utn UGS U 2 U tn =-300mV DS [V] Slika 7.10: Prenosna in iz hodna k Uizh arakteristika DFETa. Vir: [HARROLD,1993]. -2 Ker obstaja več logičnih vrat, bomo pogleda l Ui vs h amo eno. Na sliki 7.11 sta prikazana dva tipična gradnika: NOR vrata (a) in NAND vrata (b), ki ju uvrščamo v BFL (Buffered FET Logic) družino. Prvi del, ki ga tvorijo Q1, Q2 in Q3, je enak kot pri NMOS NAND vratih. Ker DFET potrebuje negativno napetost, da preide v zaporno področje, je dodano vezje za premik -2 185 Podobno je bilo pri MOS tranzistorjih: obravnavali smo MOS z vgrajenim in MOS z induciranim kanalom. 186 Novejši SPICE simulatorji imajo že notranji model za GaAs tranzistor. Označujemo ga s prvo črko B. Če simulator ne pozna GaAs modela, lahko za silo uporabljamo kar model za JFET. 242 T. Dogša: Uvod v integrirana vezja enosmernega nivoja. Tvori ga Q4 v orientaciji s skupnim ponorjem, dve diodi in Q5, ki je breme. UDD UDD Q3 Q4 x1 x2 Q1 Q2 x1 Q Q x2 Q5 USS USS a b IDS I Slika 7.11: NOR (a) in NAND vrata (b). USS je negativ Dna. S Vir: [HARROLD,1993]. UGS = 0,2V Prenosna karakteristika (slika 7.12) lIog DSaičnih vrat se delno raz IDli S k a uje od tiste, ki smo jo srečali pri UGS = 0V NMOS logičnih vezjih. Ko je vhodna napetost pod pragovno vhodnih tranzistorjev, skozi Q1 UGS = -0,2V oziroma Q2 ne teče tok. Na izhodu je takrat napajalna napetost znižana za določen faktor, ki ga določa vezje za premik enosmernih nivojev. Ko začne Q1 ali Q2 prevajati, Uizh pada. Padanje UGS= Utn se ustavi, ko napetost na vhodu tako naraste, da se Schottkijeva dioda odpre. Takrat steče tok v UGS U 2 U tn =-300mV DS [V] vhodni tranzistor, ki dodatno dvigne napetost na vratih Q4. To povzroči nenavaden dvig prenosne karakteristike. Uizh -2 Uvh -2 . Slika 7.12: Prenosna karakteristika GaAs invertorja. Vir: lasten. V bistvu je načrtovanje logičnih in analognih GaAs vezij, pri katerih se uporabljajo samo DFET-i, zelo podobno načrtovanju NMOS vezij. Bistvena razlika je seveda v vhodni upornosti, ki je imela pri MOS tranzistorju neskončno vrednost, tukaj pa ne. Še več: pri previsoki vhodni napetosti se lahko zgodi, da začne v vrata tranzistorja teči znaten tok. Velika hitrost je največja prednost GaAs tranzistorjev, vendar hiter tranzistor še ne zagotavlja tudi hitrega vezja, saj na zakasnitve vplivajo tudi drugi pomembni dejavniki (npr. pojav parazitnih elementov, presluh med linijami, odboji na linijah), za katere je odgovoren predvsem načrtovalec. Upoštevanje naštetih problemov zahteva dodaten napor pri načrtovanju. Lahko pričakujemo, da se bodo visoki stroški izdelave z množično proizvodnjo v prihodnosti kmalu znižali. T. Dogša: Uvod v integrirana vezja 243 7.4. HIBRIDNA INTEGRIRANA VEZJA Hibridno integrirano vezje je vrsta mikroelektronskega vezja, ki združuje različne tehnologije. Ker imajo hibridna integrirana vezja v nekaterih primerih še vedno določene prednosti pred monolitnimi, jih bomo v tem poglavju na kratko opisali. Obširnejši opisi so v [FURLAN1,1988], BILJANOVIĆ,2001, [GRAY,2009] in [BAKER,2010]. Hibridna integrirana vezja so večinoma narejena na keramičnem substratu ali pa na steklu, ki ima v primerjavi z monolitnimi tabletkami precej večje dimenzije (npr. nekaj cm2). Glede na način izdelave pasivnih komponent jih razdelimo v dve veliki skupini: na tankoplastna in debeloplastna vezja. Značilnost obeh je, da lahko k vezju dodamo tudi druge diskretne mikroelektronske komponente (npr. tabletke, majhne tuljave itd.). Diskretne komponente, ki jih dodamo, so lahko zaprte v svoja ohišja ali pa so gole. Slednje imajo manjše dimenzije, vendar je pritrjevanje k plastnemu vezju zahtevnejše. Tankoplastno vezje (Thin Film Hybrid Microelectronic Circuit) je vrsta hibridnega integriranega vezja, katerega elementi in povezave so izdelani iz tankih prevodnih, uporovnih ter izolacijskih plasti. Plasti, ki so debele od 0,1m do 1m, so na pasivno podlago nanesene z vakuumskimi postopki ali pa z ionskim naprševanjem. Zahtevane geometrijske strukture lahko napravijo s selektivnim odstranjevanjem določenih delov (fotolitografija) ali pa z naparevanjem skozi maske. S tankoplastno tehnologijo lahko ustvarijo le dobre upore in kondenzatorje majhnih vrednosti. Tudi tuljavo je možno izdelati, vendar z zelo majhno induktivnostjo. Tankoplastna tehnologija omogoča tudi izdelavo MOS tranzistorjev187, ki pa so slabši od monolitne izvedbe (glej sliko 7.13), saj lahko na keramiko nanesejo le polikristalni silicij. Ker ima le-ta manjšo mobilnost, to vpliva na nižjo hitrost in manjšo strmino. G D S polprevodnik tanek oksid substrat (izolator) kovina Slika 7.13: Tankoplastni MOS tranzistor. Vir: S. D. Brotherton: " Introduction to Thin Film Transistors: Physics and Technology of TFTs " , Springer International Publishing, 2013. z laserjem odstranjen del plasti Debeloplastno integrirano vezje (Thick Film Hybrid Microelectronic Circuit) je vrsta hibridnega integriranega vezja, katerega elementi in povezave so izdelani iz debelejših prevodnih, uporovnih in izolacijskih plasti. Plasti, ki so debele od 10m do 50m, so na pasivno podlago nanesene s tiskanjem. V primerjavi s tankoplastno tehnologijo je le-ta manj zahtevna in cenejša, vendar z njo ni mogoče izdelati aktivnih elementov (tranzzis a t š or čit j n ev o s ) t . ekZ loato se aktivne komponente (tabletke, tranzistorji) posebej dodajo. V primerjavi s tankoplastno so tukaj uporovna plast minimalne dimenzije večje188. Ker so supl bsas tr t ati debelejše, je možno izdelati močnejše upore. (izolator) prevodna plast Debeloplastni upori se odlikujejo tudi po tem, da jih je možno, preden jih prekrijejo z zaščitnim 187 Pogosto ga označujemo z akronimom TFT (Thin Film Transistor). 188 Pri tankoplastnih je tipična minimalna širina prevodnih linij 50 m, pri debeloplastnih pa 250 m. G D S polprevodnik tanek oksid 244 substrat (izolator) T. Dogša: Uvod v integrirana k v o e v zja ina steklom, naknadno justirati. Z laserskim žarkom odžgejo tolikšen del upora, da se doseže zahtevana upornost (tolerance manjše od 0,1 %!). Tako lahko dosežemo, da so tudi karakteristike vezja v zelo ozkih tolerancah. z laserjem odstranjen del plasti zaščitno steklo uporovna plast substrat (izolator) prevodna plast Slika 7.14: Tloris in presek debeloplastnega justiranega upora. Vir: BILJANOVIĆ,2001. 7.5. MOČNOSTNA MIKROELEKTRONSKA VEZJA Dokaj zgodaj je elektronika vstopila tudi na področje močnostne elektrotehnike, katere značilnost so veliki tokovi oziroma napetosti. Z razvojem močnostnih polprevodniških stikal je bilo možno krmiliti elektromotorje, vklapljati nizkoomska bremena ipd. Za uspešno krmiljenje je potrebna še določena regulacija, ki je bila izvedena v začetku s posebnim krmilnim nizkonapetostnim vezjem. Na področju močnostne elektronike je dolgo kraljeval tiristor. Danes ga nevarno ogroža močnostni MOS tranzistor, ki je hitrejši in ga je tudi enostavneje krmiliti. V tem poglavju bomo na kratko opisali tipične polprevodniške stikalne elemente in integracijo močnostnega in krmilnega dela na skupno tabletko. Večje tokovne in temperaturne obremenitve in višje zaporne napetosti so samo eden izmed mnogih problemov, ki jih je treba rešiti. Močnostna vezja delujejo v zelo neugodnem okolju, kjer vlada večja okoliška temperatura in kjer se pojavljajo motnje v obliki velikih induciranih napetostih. Problem še otežuje izrazita induktivnost (npr. elektromotor) oziroma kapacitivnost (npr. prikazovalnik) določenih bremen. Pri velikih tokovih in napetostih se pojavijo določeni pojavi, ki smo jih lahko pri nizkomočnostnih vezjih zanemarili. Zaradi tega so strukture močnostnih polprevodniških elementov popolnoma drugačne oblike. Prevelike napetostne impulze, ki so posledica razelektritve ali pa inducirane napetosti, je treba nevtralizirati čim prej, saj lahko sprožijo tiristorski pojav oziroma, kako drugače uničijo vezje. Ta problem rešujemo na več načinov, od katerih smo jih nekaj opisali v poglavju Tiristorski pojav v CMOS vezjih. Ključni element pri močnostnih vezjih je elektronsko stikalo, ki naj bo čim hitrejše in naj prenese čim večje zaporne napetosti. Da bo disipacija čim nižja, morajo biti tudi upornosti sklenjenih elektronskih stikal (R ) pri velikih tokovih čim nižje. Zaradi določenih fizikalnih ON lastnosti je pogosto treba pri načrtovanju iskati kompromise (npr. med največjim tokom in T. Dogša: Uvod v integrirana vezja 245 zaporno napetostjo). Ker lahko nizko upornost dosegamo tudi z večjo površino stikala, se za kakovost stikal uporablja enota /m2. Z današnjimi elektronskimi stikali189 dosegamo upornosti v območju 0,01 /m2 oziroma 0,1 m/cm2 [BALIGA,1995]. visokonapetostni [A] avtomatizacija DC-DC 1000 v tovarnah napajalniki transport 100 elektromotorji 10 dušilke 1 avto telekomunikacije 0,1 prikazovalniki 0,01 10 100 1000 10 000 [V] zaporna napetost Slika 7.15: Napetostno in tokovno območje za močnostna polprevodniška in močnostna mikroelektronska vezja. Vir: [BALIGA,1995]. Močnostni MOS tranzistorji imajo tudi popolnoma drugačno strukturo. Pri do sedaj obravnavanih MOS tranzistorjih je tok tekel le v lateralni smeri, pri tipičnih močnostnih pa večina poti poteka v vertikalni smeri. Najpogostejši stikalni element današnjih močnostnih vezij je DMOS (Double Diffused MOS) tranzistor190. Na sliki 7.16 a je prikazana struktura vertikalne variante DMOS tranzistorja, iz katere je razvidno, da je v bistvu sestavljena iz dveh delov. Na sliki 7.16 b je prikazan povečan detajl, pri katerem se vidi kanal in smer toka, ki teče po prehodu skozi kanal vertikalno po substratu. Z dvojno difuzijo n+ in p lahko ustvarijo zelo kratek kanal, ki ima zaradi tega zelo majhno upornost. K skupni upornosti precej prinese tudi upornost epitaksijske plasti (področje z vertikalno smerjo toka). Skupna upornost je še vedno manjša kot pri lateralnih različicah. Večjo tokovno zmogljivost ne dosegajo z enim velikim tranzistorjem, ampak z množico majhnih (npr. 10 m x 10 m) paralelno vezanih tranzistorjev, ki delujejo kot majhna mikrostikala. Če imamo na isti tabletki več močnostnih stikal, imajo vsa eno sponko skupno (vsi DMOS tranzistorji skupen ponor D). Z dodatno n+ pokopano plastjo je možno ta problem odpraviti (glej sliko 7.17). 189 Konkreten zgled: močnostno stikalo BTS6402S, ki vključuje tudi tokovni senzor, ima površino 12 mm2 in Ron=30 m [LECHNER,1996]. Krmilni del zavzema približno 25% celotne površine. 190 Nekateri proizvajalci močnostnih MOS tranzistorjev uporabljajo svoja komercialna imena, za katerimi se mnogokrat skriva DMOS tehnologija (npr. HEXFET - International Rectifier, SIPMOS - Siemens, MOSPOWER - Siliconic). 246 T. Dogša: Uvod v integrirana vezja S G S SiO2 G n+ n+ n+ p p kanal L epitaksijska eff p tok plast I n- DS n- n+ n+ kanal D D a b Slika 7.16: a) Struktura ve S rtikalnega DMOS tranz G istorja. Tok teče najprej lateralno po kanalu nato pa vertikalno po substratu. b) Povečan levi del strukture, v kateri je vid S en levi kanal. Vir: S G [LECHNER,1995]. SiO2 D G Eden izmed probl n+ n+ n+ emov, ki ga j n e + treba rešiti pri združevanju močnostnih s n t + ikal s krmilno p elektroniko, je izol p pacija. Pri ni p zkonapetostnem močnostnem delu lahko uporabljam kanal L o kar epitaksijska eff izolacijo z osiromašeno pl I tok D a S stjo191 pl . p n- a st I n- DS n+ n- Bolj kakovostna in zanesljiva je dielek n t + rična izolacija, ki prenese visoke napetosti in ni n+ občutljiva na razna sevanja oziroma blodeče nosilce. Žal je postopek dokaj zahteven in se p-uporablja samo takrat, kadar ni druge izbire (npr. visokonapetostna integrirana vezja, vezja za kanal vojaške namene). Omenili bomo samo dva D načina. Pri prvem za nosilno podlago names D to silicija izberemo izolator iz safirja (s a b lika 7.18 a), pri drugem načinu pa elemente obdamo s silicijevim dioksidom (slika 7.18 b), ki je zelo dober izolator. PMOS NMOS NMOS S G D p+ n p+ n+ p n+ n+ n+ safir p (izolator) n+ n+ p p I DS SiO2 a n- b izolator n+ p- Slika 7.17: Lateralni DMOS tranzistor. Vir: [LECHNER,1995]. Zelo pomemben del vsakega močnostnega integriranega vezja je zaščita p N r M ed OS uničenjem. Vezje PMOS NMOS je potrebno zaščititi pred: prekomerno disipacijo, prevelikim tokom in napetostjo, preveliko temperaturo, prenizko napetostjo itd. n p+ p+ n+ p n+ n+ n+ safir p (izolator) SiO2 a b 191 Sinonimi: reverzna polarizacija pn-spojev, spojna izolacija. izolator S G S SiO2 G n+ n+ n+ p p kanal L epitaksijska eff p tok plast I n- DS n- n+ n+ kanal D D a b S G D T. Dogša: Uvod v integrirana vezja 247 n+ n+ p p I Današnja tehnologija D 192 S omogoča n- združitev krmilnega in močnostnega dela na isti tabletki. Glede na obsežnost krmnil + nega dela močnostna elektronska vezja delimo v naslednje skupine:  diskretni močnostni elementi - na celotni tabletki je eno ali več močnostnih stikal,  pametna stikala (ang p-l. smart power IC) - močnostnim stikalom je dodano krmilno vezje,  pametni močnostni polprevodniški sistemi (Smart Power Systems on Silicon) - na isti tabletki so močnostna stikala, krmilni del in zelo kompleksni gradniki (npr. mikroprocesor). PMOS NMOS NMOS p+ n p+ n+ p n+ n+ n+ safir p (izolator) SiO2 a b izolator Slika 7.18: Dva načina dielektrične izolacije: tehnologija SOI (Silicon On Insulator) (a) in izolacija s SiO bazeni (b). Vir: Oleg Kononchuk and Bich-Yen Nguyen: "Silicon-On-Insulator 2 (SOI) Technology: Manufacture and Applications", Elsevier, 2014. Integrirana vezja, katerih del ali pa celota deluje pri visoki napetosti oziroma toku, bomo poimenovali močnostna mikroelektronska vezja. Tipično vezje te vrste je sestavljeno iz naslednjih delov (glej sliko 7.19):  močnostni del (močnostna stikala - DMOS tranzistorji),  zaščitni in diagnostični del (CMOS, BICMOS),  procesni del (CMOS, BICMOS),  vmesnik za komuniciranje z okoljem (CMOS, BICMOS). Načrtovanje močnostnih mikroelektronskih vezij zahteva interdisciplinarno znanje. Potrebno je zelo dobro poznavanje fizikalnega dogajanja v polprevodnikih in hkrati tudi obvladanje digitalne oziroma analogne elektronike. V poglavju Literatura je navedenih nekaj publikacij ([BALIGA,1995], [LECHNER,1995], [LECHNER,1996]), ki obravnavajo to problematiko podrobneje. 192 ® Za zgled glej opis dveh tehnologij ( Smart SIPMOS in SPT) v [LECHNER,1995]. 248 T. Dogša: Uvod v integrirana vezja + BREME 380V MOČNOSTNI DEL 5V PROCESNI DEL ZAŠČITA IN DIAGNOSTIKA (npr. mikroprocesor) + MOČNOSTNI DEL ZAŠČITNI IN BREME 380V DIAGNOSTIČNI DEL PROCESNI DEL Slika 7.19: Koncept pametnega močnostnega integriranega vezja. Vir: lasten. 7.6. MEMS MEMS (Microelectromechanical Systems) so sistemi, ki so sposobni združiti mikromehanske, mikroelektronske in optične gradnike. Če so še pred desetletji za realizacijo celotnega sistema potrebovali nekaj čipov in nekaj mehanskih komponent, je danes možno nekatere sisteme realizirati v celoti samo na enem čipu. Takim čipom pravimo SOC (Systems on Chip) čipi. Začetek MEMS komponent sega v leto 1960, ko so se pojavile prve komponente. Leta 1990 se je začela masovna proizvodnja merilnikov pospeška, ki se v avtomobilih uporabljajo za sprožitev zračne blazine. Večina MEMS komponent vsebuje manj kot 10 mikromehanskih gradnikov. Tipični mikromehanski gradniki so: mikroturbine, mikroelektromotorji, senzorji, mikrozobčeniki, mikroventili in premična mikrozrcala. Slika 7.20: Posnetek MEMS čipa, na katerem se vidijo noge navadne pršice193. 193 Sandia National,Labs, SUMMiT *Technology, http://mems.sandia.gov, dostop 22.8.2022. T. Dogša: Uvod v integrirana vezja 249 7.7. 3D MOS - FinFET Z manjšanjem dimenzij tranzistorjev se veča njihova gostota194. Površino tradicionalnega planarnega MOS tranzistorja (slika 7.21) diktirajo dimenzije kanala oziroma W in L. Ko se te dimenzije približujejo spodnji meji, tranzistor vedno težje krmilimo. Težava je predvsem v tem, da ne moremo popolnoma prekiniti toka skozi kanal. Razmerje195 ROFF/RON se zaradi tega zmanjša. Za boljše krmiljenje je treba povečati W, kar pomeni, povečati površino. Rešitev je v koriščenju še tretje dimenzije, s katero lahko povečamo W, hkrati pa ostane tloris enak. Slika 7.21: Tradicionalni planarni MOS tranzistor. Levo je tridimenzionalni prikaz, desno pa presek (sever – jug). Pod krmilno elektrodo oziroma vrati se pod vplivom napetosti pojavi prevoden (induciran) kanal. Vir: lasten. Struktura FinFETa je relativno zapletena, zato si bomo pomagali s tridimenzionalnim prikazom. Iz substrata je izvlečen del v obliki kvadra, ki spominja na štrlečo plavut196 morskega psa. Na sliki 7.22 levo se vidi dolžina kanala L in smer toka. Tanek oksid in krmilna elektroda ves kanal objameta s treh strani. Ker vsaka stran (razen spodnje) ustvarja prevodni kanal, ga imenujejo tudi tro-vratni197 MOS tranzistor (slika 7.23). Njegova širina je za načrtovalca konstantna in znaša W=W1+W2+W3=2W1+W2. Večjo širino dobimo s paralelno vezavo enakih struktur (slika 7.24). Slika 7.22: FinFET tranzistor198. Levo je brez vrat in tankega oksida, desno je z dodanim tankim oksidom. 194 Število tranzistorjev na enoto površine. 195 To je eno izmed meril za kakovost stikala. 196 Angleško: fin. 197 Tri-gate MOS. 198 http://www.realworldtech.com/intel-22nm-finfet/, dostop 22.8.2021. 250 T. Dogša: Uvod v integrirana vezja Slika 7.23: 22 nm FinFET tranzistor199. Levo je tridimenzionalni prikaz, desno pa presek (vzhod – zahod). Slika 7.24: Dvojni FinFET200. Prikazani so samo najbistvenejši deli strukture. 7.8. BODOČI TRENDI Ker se mikroelektronika izredno hitro razvija, so dolgoročne napovedi o razvoju tehnologije dokaj nezanesljive. Prognoze za daljše obdobje daje posebna delovna skupina, ki vsako leto izda poročilo (International Technology Roadmap for Semiconductors)201. Pomnilniki in mikroprocesorji so zelo dobri kazalci napredovanja tehnologije in načrtovanja. Najmanjše dimenzije se nezadržno približujejo meji, ki jo postavljajo fizikalni zakoni. Rešitev je v 3D strukturah (npr. FinFET) Povprečna življenjska doba vodilne tehnologije, ki določa značilnost tekoče generacije, je približno tri leta (glej tabelo 7.2). Kapaciteta pomnilnika se z vsako novo generacijo početveri. Vsaka generacija uporablja približno za četrtino več procesnih korakov. Zaradi zahtevnejših strojev in zahtev po čistoči rastejo tudi stroški (približno 35 % na generacijo). Z večjim številom tranzistorjev naraščajo tudi problemi s povezovanjem elementov. 199 http://www.realworldtech.com/intel-22nm-finfet/, dostop 22.8.2021. 200 http://www.realworldtech.com/intel-22nm-finfet/, dostop 22.8.2021. 201 http://public.itrs.net/, dostop 20.8.2021. T. Dogša: Uvod v integrirana vezja 251 Zato se hkrati s kompleksnostjo vezij veča tudi število povezovalnih plasti in skupna dolžina povezav. Slika 7.25: Krčenje dimenzij pri Intelu202 Z zmanjševanjem dimenzij zelo narastejo električne poljske jakosti. Ker je tudi disipacija proporcionalna frekvenci in kvadratu napajalne napetosti, je ključ do tega problema v nižanju napajalne napetosti. Manjšo porabo narekuje tudi čedalje več naprav, ki so baterijsko napajane (telefoni, prenosni računalniki ipd.). Tradicionalno 5V napajanje se počasi umika novemu 3,3V (glej tabelo 7.2). Mnoga vezja samo zaradi kompatibilnosti ohranjajo višje napajalne napetosti - znotraj uporabljajo najnižjo možno. Ker se z nižanjem napajalne napetosti večajo tudi zakasnitve, je treba hkrati tudi zmanjšati parazitne upornosti in kapacitivnosti, če želimo ohraniti isto hitrost. Velika kompleksnost integriranih vezij bo zahtevala tudi temu ustrezno prilagojene načrtovalske in preverjevalske metode. Eno izmed meril, s katerimi ocenjujemo težavnost testiranja, je število tranzistorjev na dostopno kontaktno blazinico. Ta se bo od današnjih 19 000 (0,35m tehnologija) strmo povzpela navzgor. Del testirnih naprav se bo moral preseliti na tabletko203. To tehnologijo testiranja, s katero lahko odkrivamo le tehnološke napake, imenujemo BIST (Built In Self Test). S kompleksnostjo vezij bo naraščala tudi verjetnost logičnih (načrtovalskih) napak204, katerih odkrivanje je povezano s simulacijo. Danes si je zelo težko zamisliti simulacijo vezja, ki ima 109 tranzistorjev. 202 Mark Bohr: " 14 nm Process Technology: Opening New Horizons" ,2014. Vir: https://www.intel.com/content/dam/www/public/us/en/documents/pdf/foundry/mark-bohr-2014-idf-presentation.pdf, dostop 12.4.2021 203 Ta trend se kaže že danes. V mikroprocesorju 80386 je bilo za interno testiranje namenjenih približno 5000 tranzistorjev. 204 Lep primer je bil mikroprocesor Pentium, ki je napačno delil nekatera števila. 252 T. Dogša: Uvod v integrirana vezja Tabela 7.2: Trend razvoja polprevodniških komponent205 Leto 2001 2004 2007 2010 2013 2016 L[nm] 130 90 65 45 32 22 Povezovalni nivoji 8-10 9-13 10-14 10-14 11-15 11-15 VDD 1,1-1,2 1-1,2 0,7-1,1 0,6-1,0 0,5-0,9 0,4-0,9 DRAM [Gbit] 0,5 1 4 8 32 64 Število tranzistorjev 193 385 773 1564 3092 6184 [milijon] Frekvenca [GHz] 1,6 4 7 12 19 29 Disipacija [W] 130 160 190 218 251 288 Število I/O signalov 1024 1024 1024 1280 1408 1472 Zelo dosti obeta nanotehnologija206, ki se ukvarja z razvojem in načrtovanjem materialov, naprav in sistemov, ki so v območju nanometrske skale. Cevka s premerom nekaj nanometrov je najpogostejši objekt raziskovanja. V nano območju ima snov posebne lastnosti, ki odpirajo nov horizont aplikacij. Med njimi je tudi prihodnja nanoelektronika. Ko so ugotovili, da električno polje vpliva na prevodnost cevke, je bil leta 2001 narejen prvi nanocevni tranzistor, ki ima ekstremno majhne dimenzije. Kmalu za tem pa prvi nanocevni invertor207. Tabela 7.3: Primerjava dimenzij Debelina lasu 80 – 100 µm (80 000 nm – 100 000 nm) Dolžina vrat MOS 180 nm tranzistorja Bakterija 100 nm Protein 1 – 20 nm Vodikov atom 0,04 nm 205 [WESTE,2005], http://public.itrs.net/ 206 Lep pregled je v [ZBORNIK,2003]. 207 First single nanotube logic device – Inverter demonstration (Appl. Phys. Lett., Nov. 2001) by Chongwu Zhou (USC) and Jie Han (NASA Ames). T. Dogša: Uvod v integrirana vezja 253 Slika 7.26: Nanocevka iz ogljika ima premer le nekaj nanometrov208 Pri načrtovanju kompleksnih vezij si bomo morali pomagati izključno s posebnimi programskimi jeziki (npr. VHDL), ki omogočajo vedenjski opis gradnikov. Že sedaj so na tržišču posebni prevajalniki, ki opravljajo pretvorbo funkcionalnega opisa v geometrijskega. Načrtovalcem bo na razpolago vedno več kompleksnih gradnikov, ki bodo delno neodvisni od implementacije, saj bodo opisani z VHDL jezikom. Se bo bodoči inženir elektronike spremenil v programerja? S G D nanocevka Slika 7.27: Nanocevni tranzistor209 208 https://www.te.com/content/dam/te-com/documents/aerospace-defense-and-marine/white-papers/harvey-carbon-nanotube- technology.pdf, dostop 10.8.2022. 209 Sharf, T.; Wang, N.-P.; Kevek, J.W.; Brown, M.A.; Wilson, H.; Heinze, S.; Minot, E.D: "Single electron charge sensitivity of liquid-gated carbon nanotube transistors" , Nano Lett. 2014, 14, 4925–4930. 254 T. Dogša: Uvod v integrirana vezja T. Dogša: Uvod v integrirana vezja 255 8. LITERATURA ALLEN,2002 P. E. Allen, D. R. Holberg: " CMOS Analog Circuits Design" ,Oxford University Press, New York 2002, 2. izdaja. [BALIGA,1995] B. J. Baliga: "Power ICs In the Saddle" , IEEE Spectrum, julij 1995, str. 34-49. [BAKER,2010] Jacob R. Baker :"CMOS : circuit design, layout, and simulation", John Wiley & Sons, 2010. BILJANOVIĆ,2001 P. Biljanović: " Mikroelektronika: Integrirani elektronički sklopovi" , [kolska knjiga, Zagreb 2001, 4. izdaja. [DOGŠA,2019] Tomaž Dogša: Osnove mikroelektronike [Elektronski vir]: zbirka vaj z rešitvami (http://press.um.si/index.php/ump/catalog/book/444). FURLAN1,1988 J. Furlan: " Integrirana vezja", I. del - Tehnologija integriranih vezij, Univerza v Ljubljani, Fakulteta za elektrotehniko, Ljubljana 1988. FURLAN2,1988 J. Furlan: " Integrirana vezja", II.del - Elektronika integriranih vezij, Univerza v Ljubljani, Fakulteta za elektrotehniko, Ljubljana 1988. [GRAY,2009] P. R. Gray: "Analysis and Design of Analog Integrated Circuits" , 5. izdaja, John Wiley & Sons. [HARROLD,1993] S.J. Harrold: " An Introduction to GaAs IC Design" , Prentice Hall, 1993. [KANG,1996] Kang, Leblebici: "CMOS Digital Integrated Circuits: Analysis and Design" , McGraw Hill, 1996. [LECHNER,1996] A. Lechner: "Innovative Smart Power Semiconductor For Automotive Applications", Informacije MIDEM, letnik 26, št. 4, 1996, str. 213-221. [LECHNER,1995] A. Lechner: "Integrated Smart Power Circuits Introduction, Design and Applications", Informacije MIDEM, letnik 25, št. 4, 1996, str. 265-272. [LEONARDIS,1981] Savo Leonardis: "Komunikacijska vezja" , Dopisna delavska univerza Univerzum, Ljubljana, 1981. [ONG,1986] DeWitt G.Ong: "M odern MOS Technology Processes, Devices & Design" , Mc Graw Hill, 1984. [PLETERŠEK,2006] Anton Pleteršek,: "Načrtovanje analognih integriranih vezij v tehnologijah CMOS in BiCMOS" , 1. izd. Ljubljana: Fakulteta za elektrotehniko, 2006. [TAUB, 1977] Herbert Taub, Donald L. Schilling: " Digital Integrated Electronics," McGraw-Hill, 1977. [TRONTELJ,1998] Lojze Trontelj: " Mikroelektronske tehnologije", 1. izd. – Ljubljana, Fakulteta za elektrotehniko, 1998 (Ljubljana : Formatisk). [UYEMURA,1995] J. P. Uyemura: "Physical Design of CMOS Integrated Circuits Using L-EDITTM ", International Thomson Publishing Inc., 1995. 256 T. Dogša: Uvod v integrirana vezja [WESTE,1988] N. Weste, K. Eshraghian: " Principles of CMOS VLSI Design" , Addison-Wesley publishing company, 1988. [WESTE,2005] N. Weste, K. Eshraghian: " Principles of CMOS VLSI Design" , Addison-Wesley publishing company, 3. izdaja, 2005. [ZAJC,1989] B. Zajc: " Polprevodniški elementi", Fakulteta za elektrotehniko in računalništvo v Ljubljani, Ljubljana, 1989. [ZAJC,2000] B. Zajc: "Digitalna in analogna integrirana vezja", učbenik, Elektrotehniški vestnik, 2000. [ZBORNIK,2003] "Nanoelectronics and information technology: advanced electronic materials and novel devices" / Rainer Waser (urednik), Weinheim: WILEY-VCH, Verlag, cop. 2003. - 1001 str. T. Dogša: Uvod v integrirana vezja 257 DODATEK A. NEKATERE POMEMBNE KONSTANTE Boltzmanova konstanta k   - 1381 10 23 , J K Naboj elektrona e   - 1 6021 10 19 , As - Dielektrična konstanta praznega prostora 12   8 854 , 10 As Vm 0 Relativna dielektrična konstanta za SiO2   3 9 , r Relativna dielektrična konstanta za Si3N4   7 5 , r Termična napetost pri sobni temp. (300K) kT q  25 mV 9 , B. DECIMALNI VEČKRATNIKI ENOT faktor predpona označba faktor predpona označba 10-18 ato a 101 deka da 10-15 femto f 102 hekto h 10-12 piko p 103 kilo k 10-9 nano n 106 mega M 10-6 mikro  109 giga G 10-3 mili m 1012 tera T 10-2 centi c 1015 peta P 10-1 deci d 1018 eksa E C. NEKATERI PRETVORNI FAKTORJI 1 Å = 10-8 cm = 10-4 m = 10-10 m 1 mil = 0,001 in = 25,4 m 1 m = 10-4 cm = 10 000 Å 1 cm = 0,3937 in (enota " in" je inch oziroma palec) 1 in = 2,54 cm 1 mm2 = 1550 mil2 1000 mil2 = 0,645 mm2 258 T. Dogša: Uvod v integrirana vezja T. Dogša: Uvod v integrirana vezja 259 STVARNO KAZALO delno načrtovanje integriranih vezij (Semi Custom) · 219 A depletion type MOS · 47, 56 DFET · 241 diferenčna napetost · 162 ACITVE · 40 diferenčni izhod · 161 ACTIVE CONTACT · 41 diferenčni ojačevalnik · 161 aktivni upor · 74 diferenčno ojačenje · 161 analiza ogliščnih točk · 101 difundiran upor · 66 analogna mreža · 224 difuzija · 18 ASIC vezja · 211 difuzijski upor · 66 atenuator · 138 dinamična logična vezja · 131 avtomatska sinteza · 217 dinamična upornost · 74 dinamične lastnosti invertorja · 128 dioda · 81 B D-MESFET · 241 DMOS tranzistor · 245 BiCMOS · 235 DRAM · 80 bipolarna tehnologija · 193 DRC (Design Rule Check) · 214 bipolarna tokovna zrcala · 199 bipolarni transkonduktančni ojačevalnik · 202 body pojav · 59 E Ebers-Mollove enačbe · 197 C ECL družina · 204 EFET · 241 celica · 15 ekstraktor · 45 Cell Based Design · 226 E-MESFET · 241 CMOS decizijsko vezje · 129 emitorski sledilnik · 168 CMOS delilnik · 142 enhancement type MOS · 47 CMOS enostopenjski ojačevalnik · 156 enostopenjski ojačevalnik · 150 CMOS integrirana vezja enostopenjski ojačevalnik s tokovnim izvorom · 154 tehnologija · 17 enostopenjski ojačevalnik z nelinearnim MOS CMOS invertor · 119, 229 uporom · 153 dinamične lastnosti · 128 epitaksija · 18 izhodna upornost · 123 CMOS komparator · 177 projektiranje · 177 F CMOS proces z n-otoki · 29 CMOS vezja Field Programmable Devices (FPD) · 230 tehnologija · 24 corner analysis · 101 FinFET · 249 fizične dimenzije MOS tranzistorja · 27 CV meritev · 33 fotolitografija · 18 FOX · 24 Č frekvenčna kompenzacija · 172 full custom · 213 čip jedro · 12 G zunanji (obrobni) del · 12 GaAs vezja logična vrata · 242 D GaAs vezja · 240 geometrijska struktura vezja · 14 Darlingtonova vezava · 171 gradient izhodne napetosti · 181 debel oksid · 24 gradnik · 14 debeloplastno vezje · 243 delilnik napetosti · 138 260 T. Dogša: Uvod v integrirana vezja H MOS dioda · 73 MOS stikalo · 113 MOS tranzistor · 21 HDL · 217 simbol · 21 hibridno integrirano vezje · 14, 243 simulacijski modeli · 60 statične karakteristike · 47 struktura · 22 I tridimenzionalni pogled · 26 MOS tranzistor z induciranim kanalom · 48 identifikacijska prevleka · 45 MOS tranzistor z vgrajenim kanalom · 56 integrirano vezje · 12 intrinzični MOS tranzistor · 59 ionska implantacija · 18 N izhodna karakteristika · 48 izhodna stopnja · 167 načrtovanje izolacija uporov · 70 primerjava · 232 načrtovanje geometrijske strukture · 34 načrtovanje s (standardnimi) celicami · 226 K nanocevni tranzistor · 253 nanotehnologija · 252 kaskodni ojačevalnik · 160 napetostni delilnik · 139 klasifikacija integriranih vezij · 15 napetostni referenčni viri · 173 komparator nelinearen MOS upor · 73 dvostopenjski CMOS · 177 nepovezana logična mreža · 222 komparator · 177 nepovezane strukture · 220, 230 kompletno načrtovana vezja po meri · 219 NMOS invertor · 102 kompletno načrtovanje (Full Custom) · 218 NMOS napetostni delilnik · 139 kondenzator · 78 NMOS tranzistor kontaktne blazinice · 12 risanje geometrije · 42 NSELECT · 40 n-well process · 29 L lambda pravilo · 40 O lateralna difuzija · 19 lateralni bipolarni tranzistor · 83 oksidacija · 18 lateralni DMOS tranzistor · 246 omski kontakt · 18 layout · 14 orientacija elementa · 43 layout design · 34 označevanje mask · 35, 39 linearen MOS upor · 71, 72 linearno področje · 49 LOCOS · 24 P logične mreže · 222 LVS (Layout Versus Schematic) · 214 parazitni MOS tranzistor · 24 planarna tehnologija · 18 plast (layer) · 13 M plastna upornost · 65 PMOS invertor · 102 makro celice · 225 PMOS tranzistor maske · 39 risanje geometrije · 43 lambda pravilo · 40 podpragovno področje · 57 minimalne razdalje · 41 področje nasičenja · 49 MEMS (Microelectromechanical Systems) · 248 polikristalni silicij · 17 meritev zakasnitev · 99 polikristalni upor · 66 MESFET · 241 POLY CONTACT · 41 metalizacija · 18 pragovna napetost · 57 mikroelektronika · 12 dvig · 58 minimalne razdalje · 41 preklopna kondenzatorska vezja · 238 množica vrat (Sea of Gates ali SOG) · 225 preklopna napetost · 96 mobilnost nosilcev · 50 prenosna karakteristika · 48 močnostna mikroelektronska vezja · 244 presek CMOS inverterja · 17 model logičnih vrat · 98 prestrukturiranje tranzistorjev · 38 monokristalni silicij · 17 preščipnjen upor · 77 monolitno integrirano vezje · 14 primitivni gradniki · 15 T. Dogša: Uvod v integrirana vezja 261 procesna konstanta · 50 tehnologija s p-otoki · 32 tabela · 51 Thick Film Hybrid Microelectronic Circuit · 243 programabilne mreže · 230 Thin Film Hybrid Microelectronic Circuit · 243 projektiranje CMOS invertorja · 124 tiristorski pojav · 83 PSELECT · 40 tokovna preslikava · 146 push-pull invertor · 156 tokovni generator · 143 tokovni izvor · 144 tokovni ponor · 144 R tokovno zrcalo · 145 tokovno-tokovni ojačevalnik · 146 transkonduktančni ojačevalnik · 163, 167 risanje NMOS tranzistorja · 42 risanje PMOS tranzistorja · 43 U S ULA (Uncomitted Logic Array · 222 SC integrator · 239 upor difundiran · 66 SC upor · 238 linearen MOS · 71 SC vezja · 238 nelinearen MOS · 73 SCNA tehnologija · 39 upor · 63 Sea of Gates (SOG) · 225 upor silicijev oksid segmenti · 67 debel · 17 tanek · 17 sinteza · 214 smart power IC · 247 V sofazna napetost · 162 sofazno ojačenje · 162 variacija procesnih parametrov · 101 SPICE · 214 varnostni obroči · 85 splošno decizijsko CMOS vezje · 129 vertikalni bipolarni tranzistor · 83, 84, 85 splošno decizijsko NMOS vezje · 111 vertikalni tranzistor · 80 standardne celice · 220, 226 VHDL · 217 statična upornost · 74 vzorčevalno vezje · 119 struktura bipolarnega tranzistorja · 193 substrat · 13 substratni tranzistor · 80 W Switched Capacitor Circuit · 238 Widlarjevo zrcalo · 201 T Z tabletka · 12 taksonomija ASIC vezij · 219 zaporno področje · 49 tankoplastno vezje · 243 zaščitni obroči · 87 tehnologija zaščitno steklo · 18 0,8 μm · 51 združevanje tranzistorjev · 37 5 μm · 51 tehnologija CMOS vezij · 24 262 T. Dogša: Uvod v integrirana vezja UVOD V INTEGRIRANA VEZJA TOMAŽ DOGŠA Univerza v Mariboru, Fakulteta za elektrotehniko, računalništvo in informatiko, Maribor, Slovenija. tomaz.dogsa@um.si Povzetek V učbeniku je v sedmih poglavjih predstavljena mikroelektronika na pregleden in poenostavljen način. Zahtevnost je prilagojena znanju prvostopenjskega in drugostopenjskega študenta. Predpostavljeno je, da bralec pozna osnovne lastnosti polprevodniških elektronskih elementov (dioda, bipolarni in MOS tranzistor) ter da pozna osnovna analogna in digitalna vezja. Potrebno je tudi obvladati DC oziroma AC analizo ter simulacijo vezij (SPICE). Poudarek je na CMOS vezjih. Kljub temu, da so danes NMOS vezja zastarela, so v učbenik vključena zato, da pomagajo pri razumevanju GaAs vezij, ki imajo podobno strukturo kot NMOS. Učbenik se začne z opisom MOS tranzistorja (karakteristike, struktura, CMOS Ključne besede: analiza in tehnologija in načrtovanje geometrijske strukture). Sledi opis načrtovanje načrtovalskih metod. Zadnja poglavja so namenjena kratkemu mikroelektronskih vezij, opisu moderne mikroelektronike. Na koncu nekaterih poglavij so mikroelektronske naloge, katerih rešitve so v publikaciji Tomaž Dogša: Osnove tehnologije, mikroelektronike [Elektronski vir]: zbirka vaj z rešitvami", 2019. analogna vezja, integrirana vezja, digitalna vezja, https://press.um.si/index.php/ump/catalog/book/444 MOS tranzistor. DOI https://doi.org/10.18690/um.feri.9.2022 ISBN 978-961-286-631-0 Document Outline Platnica_spredaj.pdf IV_skripta19_converted predlog_povzetka_zadnja_stran_dogsa_FERI Blank Page