A methodology for optimum delay, skew, and power performances in an FPGA clock network
Metodologija za doseganje optimalne zakasnitve, porazdelitve signala in porabe moči urinega omrežja vezij FPGA

1. PDF datoteka (392 kB)

1. TXT datoteka (19 kB)

Izvoz v EndNote (RIS format)

Avtor(ji)

Sulaiman, Mohd Shahiman (avtor)

Jezik

angleški

Vir

Informacije MIDEM

Leto

2006

Številčenje

letnik 36, številka 2

Vsebina

CMOS FPGA integrirana vezja načrtovanje

Založnik

Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale

Izvor

Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale

Pravice

URN

URN:NBN:SI:doc-U4EM5DT8

COBISSID

6534996

Objavljeno

18.12.2015

Metapodatki

Citiranje

APA:

Sulaiman, Mohd Shahiman (2006). A methodology for optimum delay, skew, and power performances in an FPGA clock network. Informacije MIDEM, letnik 36, številka 2, str. 85-90. URN:NBN:SI:doc-U4EM5DT8 from http://www.dlib.si

MLA:

Sulaiman, Mohd Shahiman. "A methodology for optimum delay, skew, and power performances in an FPGA clock network." Informacije MIDEM letnik 36. številka 2 (2006) str. 85-90.
<http://www.dlib.si/?URN=URN:NBN:SI:doc-U4EM5DT8>

Informacije MIDEM
1986-
(Zbirni zapis)

A methodology for optimum delay, skew, and power performances in an FPGA clock networkMetodologija za doseganje optimalne zakasnitve, porazdelitve signala in porabe moči urinega omrežja vezij FPGA

A methodology for optimum delay, skew, and power performances in an FPGA clock network
Metodologija za doseganje optimalne zakasnitve, porazdelitve signala in porabe moči urinega omrežja vezij FPGA